专利名称：多指令流存储器系统的制作方法
技术领域：
本发明大体上涉及一种包括多个非易失性存储器的存储器单元。
背景技术：
技术上的进步已产生体积更小且能力更强的计算装置。举例来说，当前存在多种便携式个人计算装置，包括无线计算装置，例如，无线电话、个人数字助理(PDA)和寻呼装置，所述装置体积小、重量轻且易于由用户携带。更具体来说，无线电话(例如蜂窝式电话和因特网协议(IP)电话)可经由无线网络传送语音和数据包。此外，许多此类无线电话包括并入于其中的其它类型的装置。举例来说，无线电话还可包括数字静态相机、数字视频相机、数字记录器和音频文件播放器。而且，此类无线电话可处理可执行指令，包括软件应用程序，例如可用以接入因特网的网络浏览器应用程序。因而，这些无线电话可包括显著的计算能力。 可通过使用同时多线程(SMT)来提高处理器的计算能力。SMT通过使得能够在一个循环中从多个线程发出多个指令来提供较高的每循环指令(IPC)。与SMT处理器相关联的寄存器堆用以存储与每一线程相关联的架构“状态”且还可为了性能而支持多个读取端口和写入端口。举例来说，在中央处理单元(CPU)系统中，多个代理可尝试在同一处理器频率循环中存取寄存器堆中的共同位置。在多个端口的情况下，在第一代理能够实施读取/写入操作之前，第一代理无需等待第二代理完成读取/写入操作。使两个代理能够经由不同端口来存取共同寄存器导致用于读取操作和写入操作的存储器带宽增加。将多个端口添加到RAM装置的每一存储器单元会增加每一存储器单元的大小。由添加额外端口引起的存储器单元的大小增加可取决于存储器装置的类型。举例来说，将额外写入端口添加到单端口静态随机存取存储器(SRAM)单元以形成双端口 SRAM单元通常涉及额外电路。较大存储器单元往往会增加延迟和电力使用，在许多电子装置中，这是不利的。
发明内容
在一特定实施例中，引入一种具有多个非易失性存储器的SMT单元(S卩，多端口且多线程存储器单元)。揭示一种多端口且多线程磁阻式随机存取存储器(MRAM)装置，其具有比标准SRAM对应物小的大小。另外，非易失性MRAM装置包括使得能够使用瞬间接通架构的非易失性存储器。在一特定实施例中，揭示一种包括多个存储器单元的存储器装置，其中所述存储器单元中的至少一者包含第一非易失性存储器，其包括第一电阻性存储器元件；以及第二非易失性存储器，其包括第二电阻性存储器元件。在一特定实施例中，揭示一种系统，其包括处理器和所述处理器可存取的多个存储器单元，其中所述存储器单元中的至少一者包含第一多端口非易失性存储器，其包括第一电阻性存储器元件；以及第二多端口非易失性存储器，其包括第二电阻性存储器元件。
在一特定实施例中，揭示一种方法，其包括在包含第一非易失性存储器和第二非易失性存储器的单一存储器单元处接收第一数据且接收第二数据。所述方法还包括将第一数据存储于所述第一非易失性存储器的第一电阻性存储器元件处和将第二数据存储于所述第二非易失性存储器的第二电阻性存储器元件处。在审阅完整的申请案之后，本发明的其它方面、优点和特征将变得显而易见，完整的申请案包括以下章节
具体实施方式
和权利要求书。
图I为一系统的特定说明性实施例的方框图，所述系统具有包括多个非易失性存储器的单元；图2为一系统的第二说明性实施例的图，所述系统具有包括多个电阻性元件的单元;
图3为一系统的第三说明性实施例的图，所述系统具有包括多个电阻性元件的单元;图4为一系统的第四说明性实施例的方框图，所述系统具有包括多个非易失性存储器的单元；图5为一种操作一单元的方法的特定说明性实施例的流程图，所述单元包括多个非易失性存储器；图6为一无线通信装置的特定实施例的方框图，所述无线通信装置包括具有多个多端口非易失性存储器的单元；以及图7为说明与一装置一起使用的制造过程的数据流程图，所述装置包括了包括多个多端口非易失性存储器的单元。
具体实施例方式图I为一系统的第一实施例的图且将其大体上标不为100,所述系统具有包括多个非易失性存储器的单元。系统100包括存储器装置101且包括耦合到多个存储器单元104的端口数据选择器130，多个存储器单元104包括存储器单元106。存储器单元106包括第一非易失性存储器108，其包括第一电阻性存储器元件110 ;第二非易失性存储器112，其包括第二电阻性存储器元件114 ;以及第N非易失性存储器116，其包括第N电阻性存储器元件118。在一特定实施例中，存储器单元106响应于写入操作且响应于从端口数据选择器130接收的第一数据139和第二数据140。作为写入操作的一部分，存储器单元106可经配置以将第一数据139存储于第一非易失性存储器108处且将第二数据140存储于第二非易失性存储器112处。举例来说，第一非易失性存储器108可通过将第一电阻性存储器元件110的第一电阻值设定为对应于逻辑“0”或逻辑“I”值来存储第一数据139，且第二非易失性存储器112可通过设定第二电阻性存储器元件114的第二电阻值来存储第二数据140。在一特定实施例中，存储器单元106响应于读取操作以产生输出数据122。输出数据122可对应于存储器单元106的特定电阻性元件110、114、118。举例来说，输出数据122可基于第一电阻性存储器元件110的第一电阻值。作为另一实例，输出数据122可基于第二电阻性存储器元件114的第二电阻值。在一特定实施例中，端口数据选择器130响应于第一指令流124以产生第一数据139。端口数据选择器130可经配置以将第一数据139提供到存储器单元106。端口数据选择器130还响应于第二指令流126以产生第二数据140，且端口数据选择器130可经配置以将第二数据140提供到存储器单元106。在一特定实施例中，存储器装置101经配置以实施SMT。举例来说，每一非易失性存储器108、112、116可经配置以对应于特定指令流。举例来说，第一非易失性存储器108可经配置以与第一指令流124相关联，且第二非易失性存储器112可经配置以与第二指令流126相关联。每一指令流124、126可对应于多个线程中的正在由处理器(未图示)处理的一个或一个以上线程。举例来说，第一指令流124可为与正在由处理器处理的第一线程相关联的指令，且第二指令流126可为与正在由处理器处理的第二线程相关联的指令。
在一特定实施例中，存储器装置101为经配置以使用自旋力矩转移(STT)来写入数据的磁阻式随机存取存储器(MRAM)。存储器装置101可为单一寄存器堆，且第一非易失性存储器108和第二非易失性存储器112可各自对应于共同寄存器。举例来说，第一非易失性存储器108可经配置以存储对应于第一指令流124的第一状态信息，且第二非易失性存储器112可经配置以存储对应于第二指令流126的第二状态信息。在操作期间，存储器单元106响应于读取操作和写入操作。举例来说，存储器单元106可从端口数据选择器130接收待存储于第一非易失性存储器108处的第一数据139。响应于接收到第一数据139，第一非易失性存储器108可通过设定第一电阻性存储器元件110的第一电阻值来存储第一数据139。在第一非易失性存储器108的读取操作期间，存储器单元106可基于第一电阻性存储器元件110的第一电阻值而产生输出数据122。在一特定实施例中，第一数据139对应于第一指令流124和基于第一电阻性存储器元件110所产生的输出数据122。在一特定实施例中，存储器单元106从端口数据选择器130接收待存储于第二非易失性存储器112处的第二数据140。响应于接收到第二数据140，第二非易失性存储器112可将第二数据140存储为第二电阻性存储器元件114的第二电阻值。在第二非易失性存储器112的读取操作期间，存储器单元106可基于第二电阻性存储器元件114的第二电阻值而产生输出数据122。在一特定实施例中，第二数据140对应于第二指令流126。举例来说，基于第二电阻性存储器元件114所产生的输出数据122可对应于第二指令流126。在一特定实施例中，利用存储器装置101作为用于处理器的RAM。将状态信息(例如，第一数据139和第二数据140)存储于存储器装置101的非易失性存储器108、112、116中使处理器能够实施瞬间接通架构。在瞬间接通架构的情况下，处理器具有对RAM中的状态信息的直接存取权而不必将状态信息加载到RAM中。非易失性存储器使得能够将存储器装置101断电而不会丢失所存储的状态信息。将具有瞬间接通架构的存储器装置101通电使处理器能够存取所存储的状态信息而不必从充当非易失性存储器的外部装置加载状态信息，因此减少利用所述处理器和存储器装置101的系统的启动时间。参看图2，说明一系统的第二实施例的图且将其大体上标示为200，所述系统具有包括多个电阻性元件的单元，每一电阻性元件可通过多个端口存取。系统200包括耦合到解码器202的存储器单元206且包括端口数据选择器230。在一特定实施例中，存储器单元206是图I的存储器单元106且端口数据选择器230是图I的端口数据选择器130。在一特定实施例中，解码器202经配置以经由字线来提供控制信号以启用对来自存储器单元206的数据的读取和写入。解码器202可经配置以接收被引导到存储器单元206的特定端口的输入地址。举例来说，输入地址可为被引导到存储器单元206的零端口213的wpO_addreSS信号240。作为另一实例，输入地址可为被引导到存储器单元206的第一端口 211的wpl_address信号241。解码器202可经配置以接收指示对应于输入地址的特定线程的信号(例如,1"/\￥_1:11^3(1信号250)。举例来说，r/w_thread信号250可指示零线程与wpl_address信号241相对应。作为另一实例,r/w_thread信号250可指示第一线程与wpO_address信号240相对应。在一特定实施例中，解码器202包括经配置以基于对应于输入地址的端口和线程来处理输入地址的电路。举例来说，可由解码器202接收对应于特定线程的r/w_thread信号250和对应于零端口 213的wpO_address信号240。可在耦合到PO预解码器258的PO地址触发器252处接收wpO_address信号240,且可在控制触发器254处接收r/w_thread 信号250。控制触发器254的输出可耦合到P1_T1解码器266和P0_T1解码器268。控制触发器254的输出的反相可耦合到P1_T0解码器262和P0_T0解码器264。可通过反相器265使控制触发器254的输出反相，反相器265输出表不与其输入相反的逻辑电平的电压。举例来说，响应于从控制触发器254的输出接收到为逻辑“0”的输入，反相器265的输出可为逻辑“I”。在一特定实施例中，PO预解码器258为经配置以响应于从PO地址触发器252接收到两个高信号(作为输入)而输出高信号的“与”门。可将PO预解码器258的输出传输到P0_T0解码器264和P0_T1解码器268。P0_T0解码器264可经配置以响应于从反相器265的输出和PO预解码器258的输出接收到高信号而在字线(例如，WWL_P0_T0 244)上输出一信号。P0_T1解码器268可经配置以响应于从控制触发器254的输出和PO预解码器258的输出接收到高信号而在字线(例如，WWL_P0_T1 248)上输出一信号。作为另一实例，解码器202可接收对应于特定线程的r/w_thread信号250和对应于第一端口 211的wpl_address信号241。可在耦合到Pl预解码器260的Pl地址触发器256处接收wpl_address信号241,且可在控制触发器254处接收r/w_thread信号250。在一特定实施例中，Pl预解码器260为经配置以响应于从Pl地址触发器256接收到两个高信号(作为输入)而输出高信号的“与”门。可将Pl预解码器260的输出传输到P1_T0解码器262和P1_T1解码器266。P1_T1解码器262可经配置以响应于从反相器265的输出和Pl预解码器260的输出接收到高信号而在字线(例如，WWL_P1_T0 242)上输出一信号。P1.T1解码器266可经配置以响应于从控制触发器254的输出和Pl预解码器260的输出接收到高信号而在字线(例如，WWL_P1_T1 246)上输出一信号。在一特定实施例中，端口数据选择器230经配置以接收读取/写入控制信号236。w/r控制信号236可指示存储器单元206将在特定端口上执行读取操作还是写入操作。举例来说，w/r控制信号236可指示将在存储器单元206的第一端口 211上执行读取操作。作为另一实例，w/r控制信号236可指示将在存储器单元206的零端口 213上执行写入操作。端口数据选择器230可经配置以接收输入数据以用于在写入操作期间将数据写入到存储器单元206的端口上。在一特定实施例中，输入数据还指示待存储的值。举例来说，输入数据可为指示将使用第一端口 211来写入表示逻辑值I的数据值的wData_Pl信号238。作为另一实例，输入数据可为指示将使用零端口 213来写入表示逻辑值O的数据值的wData_PO信号239。在一特定实施例中，端口数据选择器230包括经配置以处理读取/写入控制信号236且在写入操作期间处理输入数据(例如，wData_Pl信号238和wData_P0信号239)的电路。端口数据选择器230的电路可包括位线(BL)多路复用器290、感测线(SL)多路复用器291、BL写入电压多路复用器293和SL写入电压多路复用器294。尽管图2为易于解释而描绘了用于处理存储器单元206的第一端口 211的电路，但端口数据选择器230还可包括用于存储器单元206的每一端口的对应的BL多路复用器、SL多路复用器、BL写入电压多路复用器和SL写入电压多路复用器。BL多路复用器290与SL多路复用器291两者可经配置以接收读取/写入控制信号236。读取/写入控制信号236可确定BL多路复用器290和SL多路复用器291将用于 读取操作中还是写入操作中。BL多路复用器290的输出连接到对应于第一端口 211的位线(例如，BL_P1 270)，且SL多路复用器291的输出连接到对应于第一端口 211的感测线(例如，SL_P1 276)。响应于接收到指示读取操作的读取/写入控制信号236，BL多路复用器290可经配置以在BL_P1 270上输出.2V的电压且SL多路复用器291可经配置以在SL_P1 276上输出OV的电压。响应于指示写入操作的读取/写入控制信号236，BL多路复用器290可经配置以基于BL写入电压多路复用器293而将一电压输出到BL_P1 270。在一特定实施例中，BL写入电压多路复用器293的输出是基于端口数据选择器230的输入数据。举例来说，wData_Pl信号238可指示I. 2V的数据值将经由第一端口 211而存储于存储器单元206中。BL写入电压多路复用器293可经配置以将I. 2V输出到BL多路复用器290且SL写入电压多路复用器294可经配置以将OV输出到SL多路复用器291。在一特定实施例中，BL_Pl 270上的1.2V输出和SL_P1 276上的OV输出导致I. 2V的表示被存储于存储器单元206的电阻性元件中的一者中。尽管在本发明中描述了特定数值作为说明性实例，但应理解，本发明不限于所描述的特定值且可改为使用其它值。或者，wData_Pl信号238可指示OV的数据值将经由第一端口 211而存储于存储器单元206中。BL写入电压多路复用器293可经配置以将OV输出到BL多路复用器290且SL写入电压多路复用器294可经配置以将I. 2V输出到SL多路复用器291。在一特定实施例中，BL_P1 270上的OV输出和SL_P1 276上的I. 2V输出导致OV的表示被存储于存储器单元206的电阻性元件中的一者中。在一特定实施例中，存储器单元206为经配置以将数据存储于电阻性元件中的SMT单元。举例来说，存储器单元206可包括经配置以存储第一数据表示的第一电阻性元件210和经配置以存储第二数据表示的第二电阻性元件214。存储器单元206可经配置以使得能够从第一电阻性元件210读取第一数据表示和从第二电阻性元件214读取第二数据表
/Jn o在一特定实施例中，存储器单元206包括用以存储和读取存储于电阻性元件(例如，第一电阻性元件210和第二电阻性元件214)中的数据的电路。存储器单元206可包括控制对电阻性元件的存取的存取晶体管。存取晶体管可为双极晶体管或场效应晶体管且可配置为n型或p型。举例来说，可通过第一端口 211或零端口 213来存取第一电阻性元件210。由BL P1_T0存取晶体管280和SL_P1_T0存取晶体管282控制经由第一端口 211对第一电阻性元件210的存取。由BL_P0_T0存取晶体管281和SL_P1_T0存取晶体管283控制经由零端口 213对第一电阻性元件210的存取。由BL_P1_T1存取晶体管284和SL_P1_Tl存取晶体管286控制经由第一端口 211对第二电阻性元件214的存取。由BL_P0_T1存取晶体管285和SL_P1_T1存取晶体管287来控制经由零端口 213对第二电阻性元件214的存取。存储器单元206的存取晶体管连接到来自解码器202的字线(例如，WWL_P1_T0242、ffffL_P0_T0 244、WWL_P1_T1 246 和 WWL_P0_T1 248)、位线(例如，BL_P1 270 和 BL_PO 272)和感测线(例如，SL_P0 274和SL_P1 276)。举例来说，BL_P1_T0存取晶体管280可从WWL_P1_T0 242和BL_P1 270接收信号。在一特定实施例中，BL_P1_T0存取晶体管280可为包括源极、栅极和漏极的n型JFET。BL_P1_T0存取晶体管280可在栅极处从WWL_P1_TO 242接收信号且在源极处从BL_P1 270接收信号。BL_P1_T0存取晶体管280的漏极可 连接到第一电阻性元件210。在一特定实施例中，SL_P1_T0存取晶体管282的源极连接到第一电阻性元件210，栅极连接到WWL_P1_T0 242，且漏极连接到SL_P1 276。BL_P0_T0存取晶体管281的源极连接到BL_P0位线272，栅极连接到WWL_P0_T0 244，且漏极连接到第一电阻性元件210。SL_P1_T0存取晶体管283的源极连接到第一电阻性元件210，栅极连接到WWL_P0_T0 244且漏极连接到SL_P0 274。在一特定实施例中，BL_P1_T1存取晶体管284的源极连接到BL_P1 270，栅极连接到WWL_P1_T1 246，且漏极连接到第二电阻性元件214。SL_P1_T1存取晶体管286的源极连接到第二电阻性元件214，栅极连接到WWL_P1_T1 246且漏极连接到SL_P1276。BL_P0_T1存取晶体管285的源极连接到BL_P0位线272，栅极连接到WWL_P0_T1248，且漏极连接到第二电阻性元件214。SL_P1_T1存取晶体管287的源极连接到第二电阻性元件214，栅极连接到 WWL_P0_T1 248，且漏极连接到 SL_P0 274。在一特定实施例中，所述存取晶体管控制对存储器单元206的电阻性元件的存取。举例来说，通过接通BL_P1_T0存取晶体管280与SL_P1_T0存取晶体管282两者来启用经由第一端口 211对第一电阻性元件210的存取。BL_P1_T0存取晶体管280经配置以通过经由WWL_P1_T0 242从解码器202接收一信号而被接通。SL_P1_T0存取晶体管282经配置以通过经由WWL_P1_T0 242接收一信号而被接通。接通BL_P1_T0存取晶体管280和SL_P1_T0存取晶体管282可使电流能够经由存储器单元206的第一端口 211而流过第一电阻性元件210。作为另一实例，通过接通BL_P0_T0存取晶体管281和SL_P0_T0存取晶体管283来启用经由零端口 213对第一电阻性元件210的存取。BL_P0_T0存取晶体管281经配置以通过经由WWL_P0_T0 244从解码器202接收一信号而被接通。SL_P0_T0存取晶体管283经配置以通过经由WWL_P0_T0 244接收一信号而被接通。接通BL_P0_T0存取晶体管281和SL_P0_T0存取晶体管283可使电流能够经由存储器单元206的零端口 213而流过第一电阻性元件210。在一特定实施例中，通过接通BL_P1_T1存取晶体管284和SL_P1_T1存取晶体管286来启用经由第一端口 211对第二电阻性元件214的存取。BL_P1_T1存取晶体管284经配置以通过经由WWL_P1_T1 246从解码器202接收一信号而被接通。SL_P1_T1存取晶体管286经配置以通过经由WWL_P1_T1 246接收一信号而被接通。接通BL_P1_T1存取晶体管284和SL_P1_T1存取晶体管286可使电流能够经由存储器单元206的第一端口 211而流过第二电阻性元件214。作为另一实例，通过接通BL_P0_T1存取晶体管285和SL_P0_T1存取晶体管287来启用经由零端口 213对第二电阻性元件214的存取。BL P0_T1存取晶体管285经配置以通过经由WWL_P0_T1 248从解码器202接收一信号而被接通。SL_P0_T1存取晶体管287经配置以通过经由WWL_P0_T1 248接收一信号而被接通。接通BL_P0_T1存取晶体管285和SL_P0_T1存取晶体管287可使电流能够经由存储器单元206的零端口 213而流过第二电阻性元件214。在写入操作期间，解码器202可响应于接收到输入地址和r/w_thread信号250而产生输出信号。所述输出信号可基于由输入地址指示的特定端口和由r/w_thread信号250指示的特定线程而被引导到特定字线。举例来说，解码器202可在Pl地址触发器256处接 收wpl_address信号241,且控制触发器254可接收指示零线程的r/w_thread信号250。作为r/W_thread信号250的低信号可指示零线程且高信号可指示第一线程。在一特定实施例中，Pl地址触发器256的输出在Pl预解码器260处产生一输出，所述输出被提供到P1_T0解码器262和P1_T1解码器266。举例来说，Pl地址触发器256的输出可为高信号且反相器265的输出可为零。P1_T1解码器266可从反相器265的输出接收低信号且从Pl预解码器260的输出接收高信号。作为“与”门而操作的P1_T1解码器266未接收到两个高信号且因此不在WWL_P1_T1 246上产生高信号。响应于从反相器265的输出接收高信号和从Pl预解码器260的输出接收高信号，P1_T0解码器262可在WWL_P1_TO 242上产生高信号。WWL_P1_T0 242上的高信号可由BL_P1_T0存取晶体管280和SL_P1_T0存取晶体管282接收。在一特定实施例中，由端口数据选择器230接收的读取/写入控制信号236指示将由存储器单元206执行写入操作。端口数据选择器230可接收在写入操作期间将被写入的输入数据。响应于指示写入操作的读取/写入控制信号236，BL多路复用器290可经配置以基于BL写入电压多路复用器293而将一电压输出到BL位线232。在一特定实施例中，BL写入电压多路复用器293的输出是基于端口数据选择器230的输入数据。举例来说，wData_Pl信号238可指示I. 2V的数据值将经由第一端口 211而存储于存储器单元206中。BL写入电压多路复用器293可将I. 2V输出到BL多路复用器290且SL写入电压多路复用器294可将OV输出到SL多路复用器291。在一特定实施例中，BL_P1 270上的I. 2V输出和SL_P1 276上的OV输出导致I. 2V的表示被存储于存储器单元206的电阻性元件中的一者中。或者，wData_Pl信号238可指示OV的表示将经由第一端口 211而存储于存储器单元206中。BL写入电压多路复用器293可经配置以将OV输出到BL多路复用器290且SL写入电压多路复用器294可经配置以将1.2V输出到SL多路复用器291。BL_P1 270上的OV输出和SL_P1 276上的I. 2V输出可导致OV的表示被存储于存储器单元206的电阻性元件中的一者中。在一特定实施例中，电阻性元件的电阻值指示将由存储器单元206存储的数据的表示。举例来说，第一电阻性元件210可为包括按特定磁性定向对准的各层的磁性穿隧结(MTJ)。当电流穿过所述层时，所述层的定向增加或减小MTJ的电阻。在一特定实施例中，在第一端口 211上的写入操作期间，BL_P1 270具有第一电压且SL_P1 276可具有第二电压。第一电压是否大于第二电压可基于将被写入到第一电阻性元件210中的电阻值。举例来说，端口数据选择器230可向BL_P1 270提供I. 2V的电压且向SL_P1 276提供OV的电压。电流将从BL_P1位线270流过第一电阻性元件210，流到SL_Pl 276，从而使MTJ的各层的磁矩在特定方向上对准。或者，如果BL_P1270的电压为OV且SL_P1 276的电压为I. 2V，则电流可从SL_P1 276流过第一电阻性元件210，流到BL_P0位线272，从而使第一电阻性元件210的各层的磁矩在相反方向上对准。如果MTJ的各层的磁矩处于平行定向，则MTJ的电阻值小于在磁矩处于反平行定向的情况下的MTJ的电阻值。MTJ(例如,第一电阻性兀件210)的小电阻值可与第一数据表不相对应且大电阻值可与第二数据表示相对应。在读取操作期间，解码器202可响应于接收到输入地址和r/w_thread信号250而产生输出信号。所述输出信号可基于由输入地址指示的特定端口和由r/w_thread信号250 指示的特定线程而被引导到特定字线。举例来说，解码器202可在Pl地址触发器256处接收wpl_address信号241且控制触发器254可接收指示零线程的r/w_thread信号250。在一特定实施例中，作为r/w_thread信号250的低信号指示零线程且高信号可指示第一线程。Pl地址触发器256的输出可在Pl预解码器260处产生一输出，所述输出被提供到Pl_TO解码器262和P1_T1解码器266。举例来说，Pl地址触发器256的输出可为高信号且反相器265的输出可为零。在一特定实施例中，P1_T1解码器266从反相器265的输出接收低信号且从Pl预解码器260的输出接收高信号。作为“与”门而操作的P1_T1解码器266未接收到两个高信号且因此不在WWL_P1_T1 246上产生高信号。响应于从反相器265的输出接收到高信号和从Pl预解码器260的输出接收到高信号，P1_T0解码器262可在WWL_P1_T0242上产生高信号。WWL_P1_T0 242上的高信号可由BL_P1_T0存取晶体管280和SL_P1_T0存取晶体管282接收。在一特定实施例中，由端口数据选择器230接收的读取/写入控制信号236指示将由存储器单元206执行读取操作。响应于指示读取操作的读取/写入控制信号236，BL多路复用器290可经配置以在BL_P1 270上输出.2V的电压且SL多路复用器291可经配置以在SL_P1 276上输出OV的电压。在一特定实施例中，BL_P1 270向BL_P1_T0存取晶体管280提供.2V且SL_P1 276向SL_P1_T0存取晶体管282提供OV。电流可从BL_P1 270流过第一电阻性元件210，流到SL_P1 276。在一特定实施例中，连接到SL_P1 276的传感器电路比较SL_P1 276上的电流与参考电流以确定第一电阻性元件210的电阻值。举例来说，大电流可指示小电阻值且小电流可指示大电阻值。第一电阻性元件210的电阻值可充当第一电阻性元件的所存储元素的逻辑值的指示。如果MTJ(例如，第一电阻性元件210)的各层的磁矩处于平行定向，则检测到的电阻将小于在磁矩处于反平行定向的情况下的电阻。举例来说，大电阻值可表示逻辑值0且小电阻值可表示逻辑值I。在一特定实施例中，利用存储器单元206作为用于处理器的RAM单元。将状态信息(例如，wData_Pl信号238和wData_PO信号239)作为电阻性值而存储于存储器单元206的电阻性存储器元件210、214中使处理器能够实施瞬间接通架构。在瞬间接通架构的情况下，处理器具有对RAM中的状态信息的直接存取权而不必将状态信息加载到RAM中。电阻性存储器元件使得能够将存储器单元206断电而不会丢失表示状态信息的电阻性值。将存储器单元206通电使处理器能够存取所存储的状态信息而不必从充当非易失性存储器的外部装置将状态信息加载到RAM中，因此减少利用存储器单元206的系统的启动时间。参看图3，说明一系统的第三实施例的图且将其大体上标示为300，所述系统具有包括多个非易失性存储器的单元。系统300包括耦合到解码器302的存储器单元306 ;以及选择器330。与图2的多端口存储器单元206形成对比，存储器单元306是单端口存储器单元。在一特定实施例中，解码器302经配置以经由字线来提供控制信号以启用对来自存储器单元306的数据的读取和写入。解码器302可经配置以接收指示对应于输入地址的特定线程的信号(例如，r/w_thread信号350)。举例来说,r/w_thread信号350可指示零线程与第一地址信号240相对应。作为另一实例，r/W_thread信号350可指示第一线程与 第二地址信号241相对应。解码器302可经配置以经由第一字线344而产生第一控制信号且经由第二字线348而产生第二控制信号。在一特定实施例中，选择器330经配置以接收读取/写入控制信号236。w/r控制信号236可指示存储器单元306将执行读取操作还是写入操作。选择器330可经配置以接收输入数据338以用于将数据写入到存储器单元306的电阻性元件310、314中的一者或一者以上上。在一特定实施例中，输入数据338还指示待存储的值。举例来说，输入数据338可指示表示逻辑值I的数据值将被写入到第一电阻性元件310。作为另一实例，输入数据338可指示表示逻辑值0的数据值将被写入到第二电阻性元件314。在一特定实施例中，存储器单元306经配置以将数据存储于电阻性元件310、314中。举例来说，第一电阻性元件310可经配置以存储第一数据表示且第二电阻性元件314可经配置以存储第二数据表示。存储器单元306可经配置以使得能够从第一电阻性元件310读取第一数据表示且从第二电阻性元件314读取第二数据表示。在一特定实施例中，存储器单元306包括用以存储和读取存储于电阻性元件310、314中的数据的电路。存储器单元306可包括控制对电阻性元件的存取的存取晶体管。存取晶体管可为双极晶体管或场效应晶体管且可配置为n型或p型。由第一存取晶体管383控制对第一电阻性元件310的存取。由第二存取晶体管387控制对第二电阻性元件314的存取。存储器单元306的存取晶体管连接到来自解码器302的字线(例如，第一字线344和第二字线348)、电阻性元件310、314和感测线(SL) 374。举例来说，第一存取晶体管383可从第一字线344接收一信号以启用对第一电阻性元件310的存取。作为另一实例，第二存取晶体管387可从第二字线348接收一信号以启用对第二电阻性元件314的存取。在一特定实施例中，存取晶体管383、387可为各自包括源极、栅极和漏极的n型FET。举例来说，第一存取晶体管383可在栅极处从第一字线344接收信号且在源极处从第一电阻性元件310接收信号。第一存取晶体管383的漏极可连接到SL 374。作为另一实例，第二存取晶体管387的栅极可连接到第二字线348，源极连接到第二电阻性元件314，且漏极连接到感测线374。在一特定实施例中，存取晶体管383、387控制对存储器单元306的电阻性元件310、314的存取。举例来说，通过接通第一存取晶体管383来启用对第一电阻性元件310的存取。第一存取晶体管383经配置以通过经由第一字线344从解码器302接收一信号而被接通。接通第一存取晶体管383可使电流能够流过存储器单元306的第一电阻性元件310。作为另一实例，通过接通第二存取晶体管387来启用对第二电阻性元件314的存取。第二存取晶体管387经配置以通过经由第二字线348从解码器302接收一信号而被接通。接通第二存取晶体管387可使电流能够流过存储器单元306的第二电阻性元件314。在写入操作期间，解码器302可响应于接收到输入地址和r/w_thread信号350而产生输出信号。所述输出信号可被引导到由输入地址指示的特定字线和由r/w_thread信号350指示的特定线程。
在一特定实施例中，电阻性元件的电阻值指示将由存储器单元306存储的数据的表示。举例来说，第一电阻性元件310可为包括按特定磁性定向对准的各层的磁性隧道结(MTJ)。当电流穿过所述层时，所述层的定向增加或减小MTJ的电阻。如果MTJ的层的磁矩处于平行定向，则MTJ的电阻值小于在磁矩处于反平行定向的情况下的MTJ的电阻值。MTJ(例如,第一电阻性兀件310)的小电阻值可与第一数据表不相对应且大电阻值可与第二数据表示相对应。在读取操作期间，解码器302可响应于接收到输入地址和r/w_thread信号350而产生输出信号。所述输出信号可基于输入地址和由r/w_thread信号350指示的特定线程而被引导到特定字线。由选择器330接收的读取/写入控制信号236可指示将由存储器单元306执行读取操作。在一特定实施例中，连接到感测线374的传感器电路(未图示)比较感测线374上的电流与参考电路以确定第一电阻性元件310的电阻值。举例来说，大电流可指示小电阻值且小电流可指示大电阻值。举例来说，第一电阻性元件310的电阻值可充当存储于第一电阻性元件310处的逻辑值的指示。如果MTJ(例如，第一电阻性元件310)的各层的磁矩处于平行定向，则检测到的电阻将小于在磁矩处于反平行定向的情况下的电阻。举例来说，大电阻值可表示逻辑值0且小电阻值可表示逻辑值I。在一特定实施例中，利用存储器单元306作为用于处理器的RAM单元。将状态信息(例如，输入数据338)作为电阻值而存储于存储器单元306的电阻性元件310、314中使处理器能够实施瞬间接通架构。在瞬间接通架构的情况下，处理器具有对RAM中的状态信息的直接存取权而不必将状态信息加载到RAM中。电阻性元件使得能够将存储器单元306断电而不会丢失表示状态信息的电阻值。将存储器单元306通电使处理器能够存取所存储的状态信息而不必从充当非易失性存储器的外部装置将状态信息加载到RAM中，因此减少利用存储器单元306的系统的启动时间。参看图4,说明一系统的一实施例的图且将其大体上标示为400,所述系统具有包括多个多端口非易失性存储器的SMT单元。系统400包括处理器核心404、指令解码器408、调度器410、指令高速缓冲存储器409和寄存器堆406，寄存器堆406包括具有多个多端口非易失性存储器的至少一个单元412。处理器核心404耦合到寄存器堆406和调度器410。调度器410耦合到指令解码器408，指令解码器408耦合到指令高速缓冲存储器409。
在一特定实施例中，指令解码器408从指令高速缓冲存储器409接收指令422。指令解码器408可解码指令422且可产生将被提供到调度器410的线程指令413和一个或一个以上控制信号420。调度器410可接收线程指令413和控制信号420。调度器410可经配置以调度线程414以供在处理器核心404处执行。在一特定实施例中，调度器410经配置以调度将大体上同时被处理的至少两个指令流(例如，经调度线程414)。在一特定实施例中，处理器核心404经配置以响应于从调度器410接收到经调度线程414和一个或一个以上控制信号421而从寄存器堆406检索操作数430。举例来说，操作数430可包括来自一寄存器的数据，所述寄存器包括具有多个多端口非易失性存储器的单元412。处理器核心404可基于用操作数430来执行经调度线程414而产生数据。处理器核心404可将所产生的数据写回431到寄存器堆406。在一特定实施例中，具有多个多端口非易失性存储器的单元412可为图I的存储器单元106或图2的存储器单元206。举例来说，第一非易失性存储器108可对应于经调 度线程414中的第一者且第二非易失性存储器112可对应于经调度线程414中的第二者。在一特定实施例中，具有多个多端口非易失性存储器的单元412针对每一线程存储寄存器的一个位。举例来说，可将操作数的一个位存储于具有多个多端口非易失性存储器的单元412中。在读取操作期间，寄存器堆406可输出对应于经调度线程414的操作数(例如，操作数430)。在写回431期间，寄存器堆406可存储从处理器核心404接收到的数据。在一特定实施例中，利用寄存器堆406作为用于处理器核心404的RAM。将状态信息(例如，在写回431期间所接收的数据)存储于寄存器堆406的具有多个多端口非易失性存储器的单元412中使得能够在寄存器堆406中实施瞬间接通架构。非易失性存储器使得能够将寄存器堆406断电而不会丢失所存储的状态信息。将寄存器堆406通电使处理器核心404能够存取所存储的状态信息而不必从充当非易失性存储器的外部装置将状态信息加载到寄存器堆406中，因此减少利用处理器核心404和寄存器堆406的系统400的启动时间。图5为一种操作一单元的方法500的第一实施例的流程图，所述单元包括多个多端口非易失性存储器。在一特定实施例中，方法500由图I到图4的系统中的任一者或其任何组合来执行。方法500包括在502处在包括第一非易失性存储器和第二非易失性存储器的单一存储器单元处接收第一数据且接收第二数据。举例来说，图I的存储器单元106可在包括第一非易失性存储器108和第二非易失性存储器112的单一存储器单元106处接收第一数据139。在一特定实施例中，第一非易失性存储器是第一多端口非易失性存储器且第二非易失性存储器是第二多端口非易失性存储器。方法500还包括在504处将第一数据存储于第一非易失性存储器的第一电阻性存储器元件处。举例来说，图I的存储器单元106可将第一数据139存储于第一非易失性存储器108的第一电阻性存储器元件110处。方法500还包括在506处将第二数据存储于第二非易失性存储器的第二电阻性存储器元件处。举例来说，图I的存储器单元106可将第二数据140存储于第二非易失性存储器112的第二电阻性存储器元件114处。在一特定实施例中，方法500任选地包括在508处产生对应于存储于第一非易失性存储器处的数据值的第一输出信号，其中所述第一输出信号响应于读取/写入控制信号。举例来说，图I的存储器单元106可产生对应于存储于第一非易失性存储器108处的数据值的第一输出信号(即，输出数据122)，其中所述第一输出信号(S卩，输出数据122)响应于读取/写入控制信号(例如，图2的读取/写入控制信号236)。可在集成到电子装置中的处理器处执行图5的方法。举例来说，如将参看图6所描述，可由计算机或其它电子装置接收和存储第一数据和第二数据。或者，或另外，所属领域的技术人员将认识到，可通过现场可编程门阵列(FPGA)、专用集成电路(ASIC)、中央处理单元(CPU)、数字信号处理器(DSP)、控制器、另一硬件装置或其任何组合来实施或起始图5的方法500。图6为无线通信装置600的实施例的方框图，无线通信装置600具有拥有多个多端口非易失性存储器的单元664。可将无线通信装置600实施为便携式无线电子装置，其包括耦合到存储器632的处理器610 (例如数字信号处理器(DSP))。存储器632可包括存储可由处理器(例如，处理器610)执行的指令(例如，软件634)的计算机可读媒体。举例来说，软件634可包括可由计算机执行以在包括第一多端口 非易失性存储器和第二多端口非易失性存储器的单一存储器单元(例如具有多个多端口非易失性存储器的单元664)处接收第一数据且接收第二数据的指令。软件634还可包括可由计算机执行以将第一数据存储于第一多端口非易失性存储器的第一电阻性存储器元件处的指令。软件634还可包括可由计算机执行以将第二数据存储于第二多端口非易失性存储器的第二电阻性存储器元件处的指令。在一说明性实例中，具有多个多端口非易失性存储器的单元664包括图I到4的模块或设备中的一者或一者以上、根据图5而操作，或上述情况的任何组合。具有多个多端口非易失性存储器的单元664可位于处理器610处或可位于单独的装置处。在一特定实施例中，显示器控制器626耦合到处理器610和显示器装置628。编码器/解码器(CODEC) 634也可耦合到处理器610。扬声器636和麦克风638可耦合到CODEC634。无线控制器640可耦合到处理器610和无线天线642。具有多个多端口非易失性存储器的单元664耦合到无线控制器640、C0DEC 634和显示器控制器626。在一特定实施例中，具有多个多端口非易失性存储器的单元664经配置以存储与显示器控制器626、CODEC634和无线控制器640相关的数据。在一特定实施例中，信号处理器610、显示器控制器626、存储器632、CODEC 634和无线控制器640包括于系统级封装或系统芯片装置622中。在一特定实施例中，输入装置630和电力供应器644耦合到系统芯片装置622。此外，在一特定实施例中，如图6中所说明，显示器装置628、输入装置630、扬声器636、麦克风638、无线天线642和电力供应器644在系统芯片装置622外部。然而，显示器装置628、输入装置630、扬声器636、麦克风638、无线天线642和电力供应器644中的每一者可耦合到系统芯片装置622的组件(例如接口或控制器)。可将上文所揭示的装置和功能性设计和配置成存储于计算机可读媒体上的计算机文件(例如，RTL、⑶SII、GERBER等)中。可将一些或所有此些文件提供到制造处理者，制造处理者基于这些文件来制造装置。所得产品包括半导体晶片，接着将半导体晶片切割成半导体裸片且封装到半导体芯片中。接着将所述芯片用于上文所描述的装置中。图7描绘电子装置制造过程700的特定说明性实施例。在制造过程700处(例如在研究计算机706处)接收物理装置信息702。物理装置信息702可包括表示半导体装置(例如，图I的系统100、图2的系统200、图3的系统300、图4的系统400或其任何组合)的至少一个物理性质的设计信息。举例来说，物理装置信息702可包括经由耦合到研究计算机706的用户接口 704而输入的物理参数、材料特性和结构信息。研究计算机706包括耦合到计算机可读媒体(例如，存储器710)的处理器708 (例如，一个或一个以上处理核心)。存储器710可存储计算机可读指令，所述计算机可读指令可执行以致使处理器708转变物理装置信息702以遵照文件格式且产生库文件712。在一特定实施例中，库文件712包括至少一个数据文件，所述至少一个数据文件包括经转变的设计信息。举例来说，库文件712可包括半导体装置的库，所述半导体装置包括包括图I的存储器单元106的装置(例如，图I的设备100);包括图2的存储器单元206的装置(例如，图2的设备200);包括图3的存储器单元306的装置(例如，图3的设备300);包括图4的具有多个多端口非易失性存储器的单元412的装置(例如，图4的设备400);或其任何组合，所述库经提供以与电子设计自动化(EDA)工具720 —起使用。可在设计计算机714处将库文件712与EDA工具720结合使用，设计计算机714 包括耦合到存储器718的处理器716，例如，一个或一个以上处理核心。EDA工具720可作为处理器可执行指令而存储于存储器718处，以使设计计算机714的用户能够设计库文件712的电路，所述电路包括包括图I的存储器单元106的装置(例如，图I的设备100);包括图2的存储器单元206的装置(例如，图2的设备200);包括图3的存储器单元306的装置(例如，图3的设备300);包括图4的具有多个多端口非易失性存储器的单元412的装置(例如，图4的设备400);或其任何组合。举例来说，设计计算机714的用户可经由耦合到设计计算机714的用户接口 724而输入电路设计信息722。电路设计信息722可包括表示半导体装置(例如，包括图I的存储器单元106的装置(例如，图I的设备100)、包括图2的存储器单元206的装置(例如，图2的设备200)、包括图3的存储器单元306的装置(例如，图3的设备300)、包括图4的具有多个多端口非易失性存储器的单元412的装置(例如，图4的设备400)或其任何组合)的至少一个物理性质的设计信息。为进行说明，电路设计性质可包括特定电路的识别和与电路设计中的其它元件的关系、定位信息、特征大小信息、互连信息，或表示半导体装置的物理性质的其它信息。设计计算机714可经配置以转变设计信息(包括电路设计信息722)以遵照文件格式。为进行说明，文件形式可包括以分层格式表示平面几何形状、文字标记和关于电路布局的其它信息的数据库二进制文件格式(例如，图形数据系统(GDSII)文件格式)。设计计算机714可经配置以产生包括经转变设计信息的数据文件，例如，包括描述以下各者的信息以及其它电路或信息的GDSII文件726 :图I的存储器单元106 ;图2的存储器单元206 ；图3的具有多个多端口非易失性存储器的单元312 ;图4的具有多个多端口非易失性存储器的单元412 ;或其任何组合。为进行说明，数据文件可包括对应于系统芯片(SOC)的信息，所述SOC包括图I的存储器单元106且还包括SOC内的额外电子电路和组件。可在制造过程728处接收⑶SII文件726，以根据⑶SII文件726中的经转变的信息来制造图I的存储器单元106、图2的存储器单元206、图3的存储器单元306、图4的具有多个多端口非易失性存储器的单元412或其任何组合。举例来说，装置制造过程可包括将⑶SII文件726提供到掩模制造商730以产生被说明为代表性掩模732的一个或一个以上掩模，例如，与光刻处理一起使用的掩模。可在制造过程期间使用掩模732来产生一个或一个以上晶片734，可测试一个或一个以上晶片734且将其分离为若干裸片，例如，代表性裸片736。裸片736包括电路，所述电路包括包括图I的存储器单元106的装置(例如，图I的设备100);包括图2的存储器单元206的装置(例如，图2的设备200);包括图3的存储器单元306的装置(例如，图3的设备300);包括图4的具有多个多端口非易失性存储器的单元412的装置(例如，图4的设备400);或其任何组合。可将裸片736提供到封装过程738，在封装过程738中，将裸片736并入到代表性封装740中。举例来说，封装740可包括单一裸片736或多个裸片，例如，系统级封装(SiP)布置。封装740可经配置以符合一种或一种以上标准或规范，例如，联合电子装置工程设计协会(Joint Electron Device Engineering Council, JEDEC)标准。可将关于封装740的信息(例如，经由存储于计算机746处的组件库)分布给各产品设计者。计算机746可包括耦合到存储器750的处理器748，例如，一个或一个以上处理核心。印刷电路板(PCB)工具可作为处理器可执行指令而存储于存储器750处，以处理经由用户接口 744从计算机746的用户接收到的PCB设计信息742。PCB设计信息742可包 括电路板上的经封装半导体装置的物理定位信息，所述经封装半导体装置对应于封装740，封装740包括图I的存储器单元106、图2的存储器单元206、图3的存储器单元306、图4的具有多个多端口非易失性存储器的单元412或其任何组合。计算机746可经配置以转变PCB设计信息742以产生数据文件，例如GERBER文件752，其具有包括电路板上的经封装半导体装置的物理定位信息以及电连接(例如，迹线和通孔)的布局的数据，其中所述经封装半导体装置对应于封装740，封装740包括图I的存储器单元106、图2的存储器单元206、图3的存储器单元306、图4的具有多个多端口非易失性存储器的单元412或其任何组合。在其它实施例中，通过经转变的PCB设计信息所产生的数据文件可具有不同于GERBER格式的格式。可在板组装过程754处接收GERBER文件752且使用GERBER文件752来产生根据存储于GERBER文件752内的设计信息所制造的PCB，例如，代表性PCB 756。举例来说，可将GERBER文件752上载到一个或一个以上机器以执行PCB生产过程的各种步骤。PCB 756可填有包括封装740的电子组件以形成代表性印刷电路组合件(PCA)758。可在产品制造过程760处接收PCA 758且将PCA 758集成到一个或一个以上电子装置(例如，第一代表性电子装置762和第二代表性电子装置764)中。作为一说明性、非限制性实例，第一代表性电子装置762、第二代表性电子装置764或两者可选自以下各者的群组机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机，至少一个可控耗能模块被集成到第一代表性电子装置762、第二代表性电子装置764或两者中。作为另一说明性、非限制性实例，电子装置762和764中的一者或一者以上可为远程单元，例如，移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(例如，个人数据助理)、具备全球定位系统(GPS)功能的装置、导航装置、固定位置数据单元(例如，仪表读取设备)，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。虽然图7说明根据本发明的教示的远程单元，但本发明并不限于这些示范性所说明单元。本发明的实施例可合适地用于包括有源集成电路(包括存储器和芯片上电路)的任何装置中。
如说明性过程700中所描述，包括图I的存储器单元106的装置(例如，图I的设备100)、包括图2的存储器单元206的装置(例如，图2的设备200)、包括图3的存储器单元306的装置(例如，图3的设备300)、包括图4的具有多个多端口非易失性存储器的单元412的装置(例如，图4的设备400)或其任何组合可被制造、处理且并入到电子装置中。关于图I到4所揭示的实施例的一个或一个以上方面可包括于各种处理阶段处(例如，包括于库文件712、⑶SII文件726和GERBER文件752内)，以及存储于研究计算机706的存储器710、设计计算机714的存储器718、计算机746的存储器750、在各种阶段(例如，在板组装过程754)中使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到一个或一个以上其它物理实施例(例如，掩模732、裸片736、封装740、PCA 758、例如原型电路或装置(未图示)的其它产品，或其任何组合)中。虽然描绘了从物理装置设计到最终产品的各种代表性生产阶段，但在其它实施例中，可使用较少阶段或可包括额外阶段。类似地，可通过单一实体，或通过执行过程700的各种阶段的一个或一个以上实体，来执行过程700。所属领域的技术人员应进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路和方法步骤可实施为电子硬件、由处理单元执行的计算机软 件或两者的组合。上文已大体上在功能性方面描述了各种说明性组件、块、配置、模块、电路和步骤。将此功能性实施为硬件还是可执行的处理指令取决于特定应用和强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此些实施决策不应被解释为会导致脱离本发明的范围。软件模块可驻留于随机存取存储器(RAM)、磁阻式随机存取存储器(MRAM)、自旋力矩转移MRAM(STT-MRAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸式磁盘、压缩光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体。处理器和存储媒体可驻留于专用集成电路(ASIC)中。ASIC可驻留于计算装置或用户终端中。在替代方案中，处理器和存储媒体可作为离散组件而驻留于计算装置或用户终端中。提供所揭示的实施例的先前描述以使所属领域的技术人员能够制造或使用所揭示的实施例。所属领域的技术人员将容易明白对这些实施例的各种修改，且在不脱离本发明的范围的情况下，可将本文中界定的原理应用于其它实施例。因此，本发明无意限于本文中所展示的实施例，而是将赋予本发明与所附权利要求书所界定的原理和新颖特征一致的可能的最广范围。
权利要求
1.一种存储器装置，其包含 多个存储器单元，其中所述存储器单元中的至少一者包含 第一非易失性存储器，其包括第一电阻性存储器元件；以及 第二非易失性存储器，其包括第二电阻性存储器元件。
2.根据权利要求I所述的存储器装置，其中所述第一非易失性存储器和所述第二非易失性存储器各自包括多个端口。
3.根据权利要求2所述的存储器装置，其中所述第一非易失性存储器与第一线程相关联且所述第二非易失性存储器与第二线程相关联。
4.根据权利要求I所述的存储器装置，其中所述存储器单元中的所述至少一者耦合到解码器。
5.根据权利要求I所述的存储器装置，其中耦合到所述存储器单元中的所述至少一者的位线控制器响应于读取/写入控制输入。
6.根据权利要求4所述的存储器装置，其中所述解码器是端口与线程解码器。
7.根据权利要求4所述的存储器装置，其中所述解码器具有线程选择输入。
8.根据权利要求4所述的存储器装置，其中所述解码器经配置以接收端口地址输入和端口选择输入。
9.根据权利要求I所述的存储器装置，其中所述存储器装置是磁阻式随机存取存储器MRAM0
10.根据权利要求9所述的存储器装置，其中所述MRAM经配置以使用自旋力矩转移STT来写入数据。
11.根据权利要求I所述的存储器装置，其中所述第一非易失性存储器和所述第二非易失性存储器各自对应于单一寄存器堆内的共同位，其中所述第一非易失性存储器存储对应于第一指令流的第一状态信息且所述第二非易失性存储器存储对应于第二指令流的第二状态信息。
12.根据权利要求I所述的存储器装置，其集成于至少一个半导体裸片中。
13.根据权利要求I所述的存储器装置，其进一步包含选自由以下各者组成的群组的装置机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述存储器装置集成到所述装置中。
14.一种系统,其包含 处理器；以及 所述处理器可存取的多个存储器单元，其中所述存储器单元中的至少一者包含 第一多端口非易失性存储器，其包括第一电阻性存储器元件；以及 第二多端口非易失性存储器，其包括第二电阻性存储器元件。
15.根据权利要求14所述的系统，其进一步包含解码器，所述解码器响应于选择器信号以提供对所述第一多端口非易失性存储器和所述第二多端口非易失性存储器中的至少一者的存取。
16.根据权利要求15所述的系统，其进一步包含调度器，所述调度器用以从多个指令流中选择第一指令流且将对所述选定的第一指令流的指示提供到所述处理器。
17.根据权利要求16所述的系统，其中所述调度器经配置以调度所述多个指令流中的将大体上同时被处理的至少两个指令流。
18.根据权利要求14所述的系统，其集成于至少一个半导体裸片中。
19.根据权利要求14所述的系统，其进一步包含选自由以下各者组成的群组的装置 机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述存储器装置集成到所述装置中。
20.一种方法，其包含 在包含第一非易失性存储器和第二非易失性存储器的单一存储器单元处接收第一数据且接收第二数据； 将所述第一数据存储于所述第一非易失性存储器的第一电阻性存储器元件处；以及 将所述第二数据存储于所述第二非易失性存储器的第二电阻性存储器元件处。
21.根据权利要求20所述的方法，其中所述第一非易失性存储器是第一多端口非易失性存储器，且其中所述第二非易失性存储器是第二多端口非易失性存储器。
22.根据权利要求21所述的方法，其进一步包含产生对应于存储于所述第一多端口非易失性存储器处的数据值的第一输出信号，其中所述第一输出信号响应于读取/写入控制信号。
23.根据权利要求22所述的方法，其中在所述存储器单元处接收所述读取/写入控制信号。
24.根据权利要求20所述的方法，其中从端口数据选择器接收所述第一数据和所述第二数据。
25.根据权利要求20所述的方法，其中由集成到电子装置中的处理器执行接收和存储所述第一数据和所述第二数据。
26.—种设备,其包含 用于在包含第一多端口非易失性存储器和第二多端口非易失性存储器的单一存储器单元处接收第一数据且接收第二数据的装置； 用于将所述第一数据存储于所述第一多端口非易失性存储器的第一电阻性存储器元件处的装置；以及 用于将所述第二数据存储于所述第二多端口非易失性存储器的第二电阻性存储器元件处的装置。
27.根据权利要求26所述的设备，其集成于至少一个半导体裸片中。
28.根据权利要求26所述的设备，其进一步包含选自由以下各者组成的群组的装置 机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述存储器装置集成到所述装置中。
29.一种方法，其包含 第一步骤，其用于在包含第一多端口非易失性存储器和第二多端口非易失性存储器的单一存储器单元处接收第一数据且接收第二数据； 第二步骤，其用于将所述第一数据存储于所述第一多端口非易失性存储器的第一电阻性存储器元件处；以及 第三步骤，其用于将所述第二数据存储于所述第二多端口非易失性存储器的第二电阻性存储器元件处。
30.根据权利要求29所述的方法，其中由集成到电子装置中的处理器执行所述第一步骤、所述第二步骤和所述第三步骤。
31.一种计算机可读媒体，其存储可由计算机执行的指令，所述指令包含 可由所述计算机执行以在包含第一多端口非易失性存储器和第二多端口非易失性存储器的单一存储器单元处接收第一数据且接收第二数据的指令； 可由所述计算机执行以将所述第一数据存储于所述第一多端口非易失性存储器的第一电阻性存储器元件处的指令；以及 可由所述计算机执行以将所述第二数据存储于所述第二多端口非易失性存储器的第二电阻性存储器元件处的指令。
32.根据权利要求31所述的计算机可读媒体，其中所述指令可由处理器执行，所述处理器集成于一装置中，所述装置选自由以下各者组成的群组机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机。
33.一种方法，其包含 接收表示半导体装置的至少一个物理性质的设计信息，所述半导体装置包括多个存储器单元，其中所述存储器单元中的至少一者包含 第一多端口非易失性存储器，其包括第一电阻性存储器元件；以及 第二多端口非易失性存储器，其包括第二电阻性存储器元件； 转变所述设计信息以遵照文件格式；以及 产生包括所述经转变的设计信息的数据文件。
34.根据权利要求33所述的方法，其中所述数据文件包括GDSII格式。
35.一种方法,其包含 接收包括对应于半导体装置的设计信息的数据文件；以及 根据所述设计信息来制造所述半导体装置，其中所述半导体装置包括 第一多端口非易失性存储器，其包括第一电阻性存储器元件；以及 第二多端口非易失性存储器，其包括第二电阻性存储器元件。
36.根据权利要求35所述的方法，其中所述数据文件具有GDSII格式。
37.一种方法，其包含 接收设计信息，所述设计信息包括电路板上的经封装半导体装置的物理定位信息，所述经封装半导体装置包括半导体结构，所述半导体结构包含 第一多端口非易失性存储器，其包括第一电阻性存储器元件；以及 第二多端口非易失性存储器，其包括第二电阻性存储器元件； 转变所述设计信息以产生数据文件。
38.根据权利要求37所述的方法，其中所述数据文件具有GERBER格式。
39.一种方法，其包含 接收包括设计信息的数据文件，所述设计信息包括电路板上的经封装半导体装置的物理定位信息；以及 根据所述设计信息来制造所述电路板，所述电路板经配置以接纳所述经封装半导体装置，其中所述经封装半导体装置包含 第一多端口非易失性存储器，其包括第一电阻性存储器元件；以及第二多端口非易失性存储器，其包括第二电阻性存储器元件。
40.根据权利要求39所述的方法，其中所述数据文件具有GERBER格式。
41.根据权利要求39所述的方法，其进一步包含将所述电路板集成到一装置中，所述装置选自由以下各者组成的群组机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机。
全文摘要
一种系统包含处理器，其处理两个线程；存储器装置，其与所述处理器通信，所述存储器装置接收输入地址信号且包含多个存储器单元群组，每一存储器单元群组包括具有相同输入地址的两个非易失性存储器单元，每一存储器单元包括电阻性存储器元件且与对应的线程相关联。
文档编号G11C8/08GK102822897SQ201180014512
公开日2012年12月12日 申请日期2011年3月22日 优先权日2010年3月22日
发明者哈里·M·拉奥, 金正丕, 西亚马克·海格西河 申请人:高通股份有限公司