复制电路及其应用的制作方法

专利名称：复制电路及其应用的制作方法
技术领域：
本发明涉及复制电路、高电压检测电路、高电压调节电路以及非易失性半导体存储器。特别涉及通过使与流过某个晶体管的参考电流相同的电流流过另一个晶体管来复制参考电流的复制检测电路以及使用它的高电压检测电路。
背景技术：
非易失性存储器等半导体存储装置具备电荷泵电路，所述电荷泵电路通过将电源电压VCC升压来生成为了在数据的写入和删除动作中使用的比所述电源电压VCC更高的电压VP。在所述电荷泵中执行这样的动作检测输出的高电压，在比规定电压高的情况下停 止电荷泵的动作、而在比规定电压低的情况下开始电荷泵的动作，来执行负反馈控制，据此将输出的高电压控制在目标电压。图8表示在电荷泵的动作控制所使用的高电压检测电路中的复制检测电路部分的例子。PMOS晶体管MPO和参考电阻器Rref串联连接在电源电压VCC与接地电压VSS之间。差动放大器AMPO的反相输入端子被提供了参考电压VREF，同相输入端子连接于PMOS晶体管MPO与参考电阻器Rref的连接点、即PMOS晶体管MPO的漏极。差动放大器AMPO的输出连接于PMOS晶体管MPO的栅极。PMOS晶体管MPl和NMOS晶体管MNO串联连接在电源电压VCC与接地电压VSS之间。PMOS晶体管MPl的栅极连接于PMOS晶体管MPO的栅极。PMOS晶体管MPl和PMOS晶体管MPO具有相同的尺寸(栅极长度以及栅极宽度)。NMOS晶体管MNO的栅极连接于PMOS晶体管MPl与NMOS晶体管MNO的连接点、即NMOS晶体管NMO的漏极。检测用的电阻元件(具有将参考电阻器Rref串联n个的电阻值。n可以不是整数)和NMOS晶体管丽I串联连接在高电压端子VP与接地电压VSS之间。NMOS晶体管的MNl的栅极连接于NMOS晶体管MNO的栅极。NMOS晶体管MNl和NMOS晶体管MNO具有相同的尺寸(栅极长度以及栅极宽度)。从检测用的电阻元件与NMOS晶体管MNl的连接点引出检测端子VDIV。所述电路的动作如下。流过PMOS晶体管MPO和参考电阻器Rref的参考电流Iref通过差动放大器AMPO的负反馈控制，被控制成使得VREF = IrefXRref的关系成立。由于PMOS晶体管MPl和PMOS晶体管MPO的栅极共用，并且二者尺寸相同，所以在包括PMOS晶体管MPl和NMOS晶体管MNO的电流路径中流过接近于Iref的电流。由于NMOS晶体管丽I与NMOS晶体管MNO的栅极共用，并且二者尺寸相同，所以在包括检测用的电阻元件和NMOS晶体管丽I的电流路径中流过接近于Iref的电流。据此，进行电流的复制。其结果，VDIV的电压变成接近于VDIV = VP-nXIrefXRref = VP-nXVREF的电压。VP的变化量A VP和VDIV的变化量AVDIV大致一致，与单纯的电阻分压相比，可以进行比较高精度的检测。但是，图8所示的电路存在以下的问题。如图9所示，在Iref变换电路50的电流路径中流过Iref I，它是与IrefO接近的电流，但不完全一致。这是因为，参考电阻器Rref和NMOS晶体管MNO (栅极与漏极连接，即二极管式连接)在电流/电压特性方面不同，所以PMOS晶体管MPO和PMOS晶体管MPl的源极电压以及栅极电压相同，而漏极电压不同。同样，在NMOS晶体管MNl中流过Iref2，它是与在NMOS晶体管MNO中流过的Irefl接近的电流，但不完全一致。这是因为，NMOS晶体管MNO和NMOS晶体管MNl的源极电压以及栅极电压相同，而漏极电压不同。电流IrefO、Iref I以及Iref2全都具有不同的大小，它们不完全一致，其结果，在VP的变化量AVP和VDIV的变化量AVDIV方面会产生误差。作为现有技术，有日本特开2000-19200号公报。在非易失性存储器等半导体装置中，使用了将电源电压VCC升压并生成更高的电压VP的电荷泵电路。图14(a)是现有的电荷泵电路的电路图。在被提供了电源电压VCC和升压电压VP的节点之间串联连接有由NMOS构成的晶体管T01、Til、T21、T31以及T41 (作为例子虽然表示了串联连接了五个晶体管的例子，但也可以根据升压电压的值来串联连接更多级的晶体管)。将晶体管1'01与1'11之间、1'11与丁21之间、121与丁31之间、以及131与141之间的各个节点分别记为CPDl、CPD2、CPD3、以及CPD4。将晶体管TOl、Til、T21、T31以及T41的各个栅极的各个节点记为CPGO、CPG1、CPG2、CPG3、以及CPG4。由NMOS构成的晶体管T02连接在VCC与CPGO之间，其栅极与CPDl连接。由NMOS构成的晶体管T12连接在CPDl与CPGl之间，其栅极与CPD2连接。由NMOS构成的晶体管T22连接在CPD2与CPG2之间，其栅极与CPD3连接。由NMOS构成的晶体管T32连接在CPD3与CPG3之间，其栅极与CPD4连接。由NMOS构成的晶体管T42连接在CPD4与CPG4之间，其栅极与VP连接。在CPGO上连接电容器C00，该电容器的对置电极由驱动信号GCLK2驱动。在CPGl上连接电容器C12，该电容器的对置电极由驱动信号GCLKl驱动。在CPG2上连接电容器C22，该电容器的对置电极由驱动信号GCLK2驱动。在CPG3上连接电容器C32，该电容器的对置电极由驱动信号GCLKl驱动。在CPG4上连接电容器C42，该电容器的对置电极由驱动信号GCKL2驱动。在CPDl上连接电容器C11，该电容器的对置电极由驱动信号DCLKl驱动。在CPD2上连接电容器C21，该电容器的对置电极由驱动信号DCLK2驱动。在CPD3上连接电容器C31，该电容器的对置电极由驱动信号DCLKl驱动。在CPD4上连接电容器C41，该电容器的对置电极由驱动信号DCLK2驱动。图14(b)是表示驱动这种现有的电荷泵电路的驱动信号DCLKl、DCLK2、GCLKl、GCLK2的各个波形的图。以在DCLKl的正脉冲中包含GCLKl的正脉冲、在DCLK2的正脉冲中包含GCLK2的正脉冲的方式进行了波形整形。图15(a)是产生图14(b)的驱动信号DCLKl的时钟缓冲电路，图15(b)是产生驱动信号GCLKl的时钟缓冲电路，图15(c)是产生驱动信号DCLK2的时钟缓冲电路，图15(d)是产生驱动信号GCLK2的时钟缓冲电路。以图15(a)的时钟缓冲电路为例，该电路采用将反相器IN11、IN12、IN13、IN14连续地连接的结构。图中的数值(反相器INlI中的3. 2nm、1.6um)是构成反相器的PMOS晶体管和NMOS晶体管的栅极宽度(在反相器INll中，PMOS晶体管的栅极宽度是3. 2 ii m，NMOS晶体管的栅极宽度是I. 6 ii m)。以图15(b)的时钟缓冲电路为例，该电路也采用将反相器IN15、IN16、IN17、IN18连续地连接的结构。但是，构成反相器的晶体管的栅极宽度比图15(a)小，其结果，图15(a)的时钟缓冲电路比图15 (b)的时钟缓冲电路驱动能力高。图15(c)和图15(d)的各个时钟缓冲电路分别是与图15(a)和图15(b)相当的电路(反相器IN21、IN22、IN23以及IN24的连续连接电路和反相器IN25、IN26、IN27以及IN28的连续连接电路)。利用图15的各个时钟缓冲电路生成驱动信号，用所生成的驱动信号驱动图14(a)的电荷泵电路的情况下的驱动信号DCLK1、GCLK1、DCLK2、GCLK2的各个波形实际上为图16所示那样的形状。在此，发生了 DCLKl的下降。其原因在于，如果驱动信号GCLKl从L (作为低电平的VSS)转变到H(作为高电平的VCC)，则晶体管Tll导通，电流从CPDl流向CPD2， 所以在电容器Cll中也流过电流。在这种影响下，DCLKl变低。同时，由于电流流入，DCLK2上升。同样，如果驱动信号GCLK2从L(作为低电平的VSS)转变到H(作为高电平的VCC)，则晶体管T21导通，电流从CPD2流向CPD3，所以在电容器C21中也流过电流。在其影响下，发生DCLK2的下降。这种驱动信号的下降或上升与电荷泵电路的效率下降有关。因而，为了尽可能抑制这种DCLKl以及DCLK2的下降或上升，图15(a)以及图15(c)的各个时钟缓冲电路必须具有大的驱动能力。在图15的例子中，图15(a)以及图15(c)的各个时钟缓冲电路以成为图15(b)以及图15(d)的八倍的驱动能力的方式设定了晶体管的栅极宽度。但是，如果一方面对生成驱动信号DCLKl以及DCLK2的各个时钟缓冲电路赋予大的驱动能力，则另一方面会产生发生瞬间的尖峰电流这种问题。在图15中，一并表示了在这些时钟缓冲电路中从VCC流向VSS的总电流ICC。产生驱动信号DCLKl的时钟缓冲电路的上拉驱动能力远大于产生驱动信号GCLKl的时钟缓冲电路，所以在驱动信号DCLKl从L向H转变的时刻(t3)，在时钟缓冲电路中瞬间地流过大电流。另外，在驱动信号DCLK2从L向H转变的时刻(t7)，在时钟缓冲电路中瞬间地流过大电流。另外，产生驱动信号DCLKl的时钟缓冲电路的下拉驱动能力远大于产生驱动信号GCLKl的时钟缓冲电路，所以在驱动信号DCLKl从H向L转变的时刻(t6)，在时钟缓冲电路中瞬间地流过大的电流。另外，在驱动信号DCLK2从H向L转变的时刻(tlO)，在时钟缓冲电路中瞬间地流过大的电流。由于这种尖峰电流，会产生在由局部的电源电压的降低、或大的电流变化di/dt所引起的电感的作用下成为噪声源这种问题。作为现有技术文献，有日本特开平9-198887号公报。

发明内容
因而，本发明的目的在于提供一种能够准确地复制电流的复制电路、能够使用所述复制电路准确地检测高电压的高电压检测电路、以及使用这种电路的高电压发生电路以及非易失性半导体存储器。另外，本发明的目的在于提供一种在抑制驱动信号的下降或上升的同时、降低了尖峰电流的电压变换电路。另外，其目的在于提供一种具有这种电压变换电路的半导体存储装置。为了解决上述问题，在本发明的一个实施方式中，提供一种复制电路，其特征在于具备第一导电类型的第一晶体管；第一电流路径，串联连接有第一导电类型的第二晶体管和第二导电类型的第三晶体管；第二电流路径，串联连接有以流过与在所述第一晶体管中流过的电流相当的电流的方式构成的第一导电类型的第四晶体管和以流过与在所述第三晶体管中流过的电流相当的电流的方式构成的第二导电类型的第五晶体管；第二导电类型的第六晶体管，所述第六晶体管是以流过与在所述第三晶体管中流过的电流相当的电流的方式构成的；第一控制单元，所述第一控制单元以使所述第一晶体管的漏极电压和参考电压大致相等的方式控制所述第一晶体管的栅极电压；第二控制单元，所述第二控制单元以使所述第四晶体管的漏极电压和所述参考电压大致相等的方式控制所述第二晶体管的栅极电压。在所述复制电路中，第一晶体管的栅极和第四晶体管的栅极可以共同地连接，第三晶体管的漏极和栅极、第五晶体管的栅极和第六晶体管的栅极可以共同地连接。 在所述复制电路中，第一控制单元可以是被提供了参考电压和第一晶体管的漏极电压且输出与第一晶体管的栅极相连接的第一差动放大器，第二控制单元可以是被提供了参考电压和第四晶体管的漏极电压且输出与第二晶体管的栅极相连接的第二差动放大器。为了解决上述问题，在本发明的另一个实施方式中，提供一种高电压检测电路，其特征在于具备参考电流路径，其中串联连接有第一电阻器和第一导电类型的第一晶体管；第一电流路径，其中串联连接有第一导电类型的第二晶体管和第二导电类型的第三晶体管；第二电流路径，其中串联连接有以流过与在第一晶体管中流过的电流相当的电流的方式构成的第一导电类型的第四晶体管和以流过与在所述第三晶体管中流过的电流相当的电流的方式构成的第二导电类型的第五晶体管；第三电流路径，其中在高电压端子与基准电压端子之间串联连接有第二电阻器和以流过与在第三晶体管中流过的电流相当的电流的方式构成的第二导电类型的第六晶体管；第一控制单元，所述第一控制单元以使第一晶体管的漏极电压与参考电压大致相等的方式控制所述第一晶体管的栅极电压；第二控制单元，所述第二控制单元以使第四晶体管的漏极电压与参考电压大致相等的方式控制第二晶体管的栅极电压。在所述高电压检测电路中，第一晶体管的栅极和第四晶体管的栅极可以共同地连接，第三晶体管的漏极和栅极、第五晶体管的栅极和第六晶体管的栅极可以共同地连接。在所述高电压检测电路中，第一控制单元可以是被提供了参考电压和第一晶体管的漏极电压且输出与第一晶体管的栅极相连接的第一差动放大器，第二控制单元可以是被提供了参考电压和第四晶体管的漏极电压且输出与第二晶体管的栅极相连接的第二差动放大器。在所述高电压检测电路中，还可以具备将参考电压与第六晶体管的漏极电压相比较的比较电路。为了解决上述问题，在本发明的另一个实施方式中，提供一种高电压调节电路，其特征在于，具有利用所述高电压检测电路的输出来控制动作且其输出与高电压端子相连接的电荷泵；并提供一种非易失性半导体存储器，其特征在于，具备具有多个执行写入或擦除的存储器单元的存储器单元阵列。另外，作为本发明的再一个实施方式，提供一种电压变换电路，其特征在于具备第一晶体管(Tll)，所述第一晶体管与第一节点(CPDl)和第二节点(CPD2)相连接；第一电容器(Cll)，所述第一电容器连接在第一节点与第三节点(DCLKl)之间；第二电容器(C12)，所述第二电容器连接在第一晶体管的栅极与第四节点(GCLKl)之间；第一缓冲器，所述第一缓冲器响应于第一控制信号(DCLKlO)来驱动第三节点；第二缓冲器，所述第二缓冲器响应于第二控制信号(GCLKlO)来驱动第三节点，第一缓冲器在第一控制信号的转变时的驱动能力比在第二控制信号的转变时的驱动能力低。优选地，第一缓冲器具备第一反相器(IN34)和第二反相器(T38、T39)，所述第一反相器和所述第二反相器的输出共同地连接于第三节点，第一反相器响应于第一控制信号来驱动第三节点，第二反相器响应于第一控制信号和第二控制信号二者来驱动第三节点。优选地，第二反相器具备第二晶体管(T38)，第三晶体管的栅极是通过对第一控制信号和第二控制信号二者的逻辑进行运算而被驱动的。
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另外，还可以具备连接在第一节点与第一晶体管的栅极之间的第三晶体管(T12)。作为本发明的再一个实施方式，提供一种电压变换电路，其特征在于具备第一晶体管(Tll)，所述第一晶体管与第一节点(CPDl)和第二节点(CPD2)相连接；第二晶体管(T21)，所述第二晶体管与第二节点和第三节点(CPD3)相连接；第一电容器(Cll)，所述第一电容器连接在第一节点与第四节点(DCLKl)之间；第二电容器(C12)，所述第二电容器连接在第一晶体管的栅极与第五节点(GCLKl)之间；第三电容器(C21)，所述第三电容器连接在第二节点与第六节点(DCLK2)之间；第四电容器(C22)，所述第四电容器连接在第二晶体管的栅极与第七节点(GCLK2)之间；第一缓冲器，所述第一缓冲器响应于第一控制信号(DCLKlO)来驱动第四点；第二缓冲器，所述第二缓冲器响应于第二控制信号(GCLKlO)来驱动第五节点；第三缓冲器，所述第三缓冲器响应于第三控制信号(DCLKlO)来驱动第六节点；第四缓冲器，所述第四缓冲器响应于第四控制信号(GCLKlO)来驱动第七节点，其中，第一缓冲器在第一控制信号的转变时的驱动能力比在第二控制信号的转变时的驱动能力低，第三缓冲器在第三控制信号的转变时的驱动能力比在第四控制信号的转变时的驱动能力低。优选地，第一缓冲器具备第一反相器(IN34)和第二反相器(T38、T39)，所述第一反相器和所述第二反相器的输出共同地连接于第四节点，第一反相器响应于第一控制信号来驱动第四节点，第二反相器响应于第一控制信号、第二控制线以及第四控制信号来驱动第四节点；第三缓冲器具备第三反相器(IN54)和第四反相器(T58、T59)，所述第三反相器和所述第四反相器的输出共同地连接于第六节点，第三反相器响应于第三控制信号来驱动第六节点，第四反相器响应于第三控制信号、第四控制信号以及第二控制信号来驱动第六节点。优选地，第二反相器具备第三晶体管(T38)和第四晶体管(T39)，第三晶体管的栅极是通过对第一控制信号和第二控制信号二者的逻辑进行运算而被驱动的，第四晶体管是通过对第一控制信号和第四控制信号二者的逻辑进行运算而被驱动的，第四反相器具备第五晶体管(T58)和第六晶体管(T59)，第五晶体管的栅极是通过对第三控制信号和第四控制信号二者的逻辑进行运算而被驱动的，第六晶体管是通过对第三控制信号和第二控制信号二者的逻辑进行运算而被驱动的。另外，可以具备连接在第一节点与第一晶体管的栅极之间的第七晶体管(T12)以及连接在第二节点与第二晶体管的栅极之间的第八晶体管(T22)。本发明的一个实施方式的非易失性半导体存储器具有通过将由上述的电压变换电路发生的高电压提供给字线来执行写入的存储器单元。本发明的另一个实施方式的非易失性半导体存储器具有通过将由上述的电压变换电路发生的高电压提供给阱来执行写入的存储器单元。

(发明的效果)如果采用本发明，则可以提供准确的电流复制器，可以提供准确的高电压检测电路以及高电压发生电路。另外，如果采用本发明，则可以提供在抑制驱动信号的下降和上升的同时，降低了尖峰电流的电荷泵电路。另外，可以提供具有这种电压变换电路的半导体存储装置。


图I是本发明的一个实施方式的非易失性半导体存储器的功能方框图。图2是本发明的一个实施方式的高电压调节电路的功能方框图。图3是本发明的一个实施方式的高电压发生电路的功能方框图。图4是本发明的一个实施方式的电荷泵电路的电路图。图5是本发明的一个实施方式的控制电荷泵的电路的信号的波形。图6是本发明的一个实施方式的复制检测电路的电路图。图7是说明本发明的一个实施方式的复制检测电路的动作的图。图8是现有的复制检测电路的电路图。图9是说明现有的复制检测电路的动作的图。图10是本发明的一个实施方式的时钟缓冲电路的电路图。图11是本发明的一个实施方式的时钟缓冲电路的电路图。图12是本发明的一个实施方式的时钟缓冲电路以及电压变换电路的各节点上的电压的波形图。图13是本发明的一个实施方式的时钟缓冲电路的各节点上的电压的波形图以及总电流ICC。图14是现有的电荷泵电路及其驱动信号的波形图。图15是用于驱动现有的电荷泵电路的时钟缓冲电路的一个例子。图16是用于驱动现有的电荷泵电路的时钟缓冲电路的各个节点上的电压的波形图以及总电流ICC。(附图标记说明)10 :参考电流发生电路；20 =Iref变换电路；30 :高电压移位电路；40 :参考电压发生电路；t3、t6、t7、tlO :时刻；DCLKI、GCLKI、DCLK2、GCLK2 :驱动信号；ICC :流过时钟缓冲电路的总电流
具体实施例方式以下，以用于实施本发明的方式作为实施方式说明。另外，本发明对以下说明的实施方式没有任何限制。可以对以下说明的实施方式进行各种变形来实施本发明。图I是本发明的一个实施方式的非易失性半导体存储器的功能方框图。所述非易失性半导体存储器可以只具有所谓的存储功能，也可以是和CPU核心等共存的所谓的存储器核心。所述非易失性半导体存储器可以在由电源电压VCC(例如，I. 8V)和接地电压VSS组成的单一电源下动作。向所述非易失性半导体存储器提供地址信号(ADDR)、控制信号(CTRL)等，并利用DQ端子进行数据的输入输出。地址信号(ADDR)被提供给地址缓冲电路(ADDR buffers)分别将地址信号(ADDR)中的行地址(X-ADDR)被提供给行译码器(X-decoders)、将列地址(Y-ADDR)提供给列译码器(Y_decoders)。存储器单元阵列(Memory Cell Array)是将具有电荷蓄积层(浮栅、氮化膜等)的P型MOS晶体管配置成矩阵状而构成的，其控制栅与字线连接，字线由行译码器(X-decoders)驱动。另外，分别地，P型MOS晶体管的源极与公共源极线连接，漏极与位线连接，位线由列选择门(Y-selectgates)选择。列选择门(Y-select gates)由列译码器(Y-decoders)驱动。列选择门(Y-select gates)是多路复用器电路,利用感测放大电路(Sense Amps)将由所述多路复用器电路选择的位线电压(或者流过该位线的电流)感测并作为读出数据，该数据被页缓冲电路(Page buffers)锁存，并利用写入数据加载电路(Program Data loading)按照页缓冲器内地址(Page-ADDR)并经由输入输出缓冲电路(1/0 buffers)提供给DQ端子。另外，从DQ端子提供的写入数据经由输入输出缓冲电路(1/0 buffers)被页缓冲电路(Page buffers)锁存,并被写入缓冲电路(Program Buffers)所保持。将保持在此的数据提供给由列选择门(Y-select gates)所选择的位线，并写入到选中的存储器单元中。写入是通过分别地对位线提供0V、对公共源极线提供VCC或更高的电压、对字线提供高电压VPl并对阱提供高电压VP2来产生带间隧穿电流而使电子被电荷蓄积层捕获来执行的。在此，高电压VPl、高电压VP2例如是7V、5V。这些读出动作以及写入动作是利用根据控制信号(CTRL)而动作的状态转移装置(State Machine)和控制电路(CTRL ckt)而控制的。高电压调节电路(High-VoltageRegulator)由状态转移装置(State Machine)和控制电路(CTRL ckt)控制，并输出高电压VP1、高电压VP2以及负电压VN。高电压VPl和负电压VN被提供给行译码器(X-decoders)，高电压VP2被提供给阱偏置控制电路(Wellbias CTRL)。如上所述，在写入时，分别地对位线提供0V、对公共源极线提供VCC或更高的电压、对字线提供高电压VPl并对阱提供高电压VP2。图2是本发明的一个实施方式的高电压调节电路(High-Voltage Regulator)的功能方框图的一部分。在输出VP1、VP2以及VN这三个电压的情况下，配置三个系统的同样的电路(在负电压发生电路的情况下，是使电路的PN反转并使信号的正负反转的负电压发生电路)。高电压调节电路(High-Voltage Regulator)包含高电压发生电路(PUMP)、分压电路(Voltage Divider)、比较电路(Comparator)以及振荡器(Oscillator)。根据电路的激活信号(EN)，高电压发生电路(PUMP)、分压电路(VoltageDivider)、比较电路(Comparator)以及振荡器(Oscillator)被激活。比较电路、(Comparator)将从带隙基准电位发生电路(Band Gap reference)提供的基准电位(VREF)与作为分压电路(Voltage Divider)的输出的反馈电压DVIV进行比较，来控制振荡器(Oscillator)的动作。振荡器(Oscillator)向高电压发生电路(PUMP)提供时钟信号(CLK)。如果高电压发生电路(PUMP)的输出过度上升，则负反馈动作，停止振荡器(Oscillator)的时钟信号(CLK)的提供，如果高电压发生电路(PUMP)的输出低于规定值，则再次开始提供时钟信号(CLK)。图3是高电压发生电路(PUMP)的功能方框图。高电压发生电路(PUMP)包含移相电路(Phase Shifter)、时钟缓冲电路(CLK buffers)以及电荷泵电路(CP)。将时钟信号(CLK)提供给移相 电路(Phase Shifter)，生成以下利用图5详细说明的四相的控制信号DCLK10、GCLK10、DCLK20和GCLK20。移相电路(Phase Shifter)使用多个延迟电路而构成。时钟缓冲电路(CLK buffers)接收控制信号DCLK10、GCLKlO, DCLK20以及GCLK20，并生成驱动信号DCLK1、GCLK1、DCLK2以及GCLK2。电荷泵电路(CP)接收驱动信号DCLKl、GCLKl、DCLK2以及GCLK2并生成高电压VP(VP1、VP2等。在负电压的情况下是VN)。图4是电荷泵电路(CP)的电路图。在被提供了电源电压VCC和升压电压VP的节点之间串联连接有由NMOS构成的晶体管TOI、T11、T21、T31以及T41。将晶体管TOl与Tll之间、Tl I与T21之间、T21与T31之间、T31与T41之间的各个节点分别记为CPD1、CPD2、CPD3、以及CPD4。将晶体管T01、Til、T21、T31以及T41的各个栅极的各个节点记为CPGO、CPG1、CPG2、CPG3、以及CPG4。在VCC与CPGO之间连接有由NMOS构成的晶体管T02，其栅极与CPDl连接。在CPDl与CPGl之间连接有由NMOS构成的晶体管T12，其栅极与CPD2连接。在CPD2与CPG2之间连接有由NMOS构成的晶体管T22，其栅极与CPD3连接。在CPD3与CPG3之间连接有由NMOS构成的晶体管T32，其栅极与CPD4连接。在CPD4与CPG4之间连接有由NMOS构成的晶体管T42，其栅极与VP连接。在CPGO上连接有电容器C00，该电容器的对置电极由驱动信号GCLK2驱动。在CPGl上连接有电容器C12，该电容器的对置电极由驱动信号GCLKl驱动。在CPG2上连接有电容器C22，该电容器的对置电极由驱动信号GCLK2驱动。在CPG3上连接有电容器C32，该电容器的对置电极由驱动信号GCLKl驱动。在CPG4上连接有电容器C42，该电容器的对置电极由驱动信号GCLK2驱动。在CPDl上连接有电容器C11，该电容器的对置电极由驱动信号DCLKl驱动。在CPD2上连接有电容器C21，该电容器的对置电极由驱动信号DCLK2驱动。在CPD3上连接有电容器C31，该电容器的对置电极由驱动信号DCLKl驱动。在CPD4上连接有电容器C41，该电容器的对置电极由驱动信号DCLK2驱动。图5是为了生成驱动信号DCLK1、GCLK1、DCLK2、GCLK2而使用的控制信号DCLK10、GCLK10、DCLK20 以及 GCLK20 的波形。图6是本发明的一个实施方式的复制检测电路的电路图。是相当于图2的高电压调节电路(High-Voltage Regulator)中的分压电路(Voltage divider)的电路。复制检测电路包含参考电流发生电路10、Iref变换电路20、高电压移位电路30、以及参考电压发生电路40。参考电压发生电路40接收电源电压VCC和接地电压VSS，并生成提供给参考电流发生电路10以及Iref变换电路20的参考电压VREF。所述参考电压发生电路40是以不管温度或电源电压VCC的变化如何都以能够生成始终为恒定电压的参考电压VREF的方式，例如利用带隙电路等构成的。参考电流发生电路10包含PMOS晶体管MP0、参考电阻器Rref以及差动放大器AMPlO。PMOS晶体管MPlO和参考电阻器Rref串联连接在电源电压VCC与接地电压VSS之间。差动放大器AMPlO的反相输入端子被提供了由参考电压发生电路40生成的参考电压VREF,同相输入端子连接于PMOS晶体管MPlO与参考电阻器Rref的连接点、即PMOS晶体管MPlO的漏极。差动放大器AMPlO的输出连接于PMOS晶体管MPlO的栅极。Iref变换电路20包含PMOS晶体管MPll和MP12、NM0S晶体管丽10和丽11、以及差动放大器AMPlI。PMOS晶体管MPlI和NMOS晶体管丽10串联连接在电源电压VCC与接地电压VSS之间。PMOS晶体管MPll的栅极与PMOS晶体管MPlO的栅极相连接。PMOS晶体管MPll和PMOS晶体管MPlO具有相同的尺寸(栅极长度以及栅极宽度)。PMOS晶体管MP12 和NMOS晶体管丽11串联连接在电源电压VCC与接地电压VSS之间。NMOS晶体管丽11的栅极与其漏极相连接，并且与NMOS晶体管丽10的栅极相连接。NMOS晶体管丽11和NMOS晶体管MNlO具有相同的尺寸(栅极长度以及栅极宽度)。差动放大器AMPl I的同相输入端子被提供了由参考电压发生电路40生成的参考电压VREF，反相输入端子连接于PMOS晶体管MPll与NMOS晶体管丽10的连接点、即PMOS晶体管MPll的漏极。差动放大器AMPll的输出连接于PMOS晶体管MP12的栅极。高电压移位电路30包含检测用的电阻元件(具有将参考电阻器Rref串联n个的电阻值)和NMOS晶体管丽12。检测用的电阻元件nRef和NMOS晶体管丽12串联连接在高电压端子VP与接地电压VSS之间。NMOS晶体管丽12的栅极连接于NMOS晶体管丽11的栅极。NMOS晶体管丽11和NMOS晶体管丽12具有相同的尺寸(栅极长度以及栅极宽度)。从检测用的电阻元件nRef与NMOS晶体管丽12的连接点引出检测端子VDIV。下面，利用图7说明图6所示的复制检测电路的动作。利用差动放大器AMlO的负反馈控制，对流过包括PMOS晶体管MPlO和参考电阻器Rref的电流路径的参考电流IreflO进行控制，使得VREF = IreflO X Rref的关系成立。即，如果PMOS晶体管MP10的漏极电压比参考电压VREF低，则差动放大器AMP10的输出变低，参考电流IreflO变大，由此将PMOS晶体管MPlO的漏极电压提高。另一方面，如果PMOS晶体管PMlO的漏极电压比参考电压VREF高，则差动放大器AMPlO的输出变高，参考电流IreflO变小，由此使PMOS晶体管MPlO的漏极电压降低。这样，PMOS晶体管MPlO的漏极电压始终维持参考电压VREF，其结果，流过该电流路径的参考电流IreflO以VREF = IreflOXRref的关系成立的方式受到控制。在Iref变换电路20内，也执行利用差动放大器AMPlI的负反馈控制，对PMOS晶体管MPll的漏极电压以成为参考电压VREF的方式进行控制。S卩，如果PMOS晶体管MPll的漏极电压变得比参考电压VREF低，则差动放大器AMPl I的输出变高，流过包括PMOS晶体管MP12和NMOS晶体管丽11的电流路径的电流Irefl2变小，对该电流Irefl2进行镜像的电流Irefll也变小，使PMOS晶体管MPll的漏极电压提高。另一方面，如果PMOS晶体管MPll的漏极电压变得比参考电压VREF高，则差动放大器AMPll的输出变低，流过包括PMOS晶体管MP12和NMOS晶体管丽11的电流路径的电流Iref 12变大，对该电流Iref 12进行镜像的电流Irefll也变大，使PMOS晶体管MPll的漏极电压降低。这样，PMOS晶体管MPll的漏极电压始终维持参考电压VREF。PMOS晶体管MPll与PMOS晶体管MPlO的栅极共用，并且二者尺寸相同。再者，如上所述，PMOS晶体管MPll的漏极电压为参考电压VREF，PM0S晶体管MPlO的漏极电压也是参考电压VREF。其结果，流过包括PMOS晶体管MPlI和NMOS晶体管丽10的电流路径的电流Irefll成为与参考电流IreflO准确地相同的大小的电流。因为NMOS晶体管丽12与NMOS晶体管丽10或丽11的栅极共用，并且二者尺寸相同，所以流过包括检测用的电阻元件nRref和NMOS晶体管丽12的电流路径的电流Iref 13在检测电压VDIV与参考电压VREF —致时成为与IreflO准确地相同的大小的电流。这样，进行电流的复制。其结果，VDIV的电压准确地变成VDIV = VP-IiXIref XRref =VP-nXVREF。于是，VP的变化量A VP与VDIV的变化量AVDIV —致，可以进行精度极其良好的高电压的检测。
再次参照图2,在高电压调节电路(High-Voltage Regulator)中，将相当于分压电路(Voltage divider)的复制检测电路的检测电压VDVI提供给比较电路(Comparator)。比较电路(Comparator)例如利用差动放大器构成。于是，将检测电压VDVI与参考电压VREF比较，进行高电压VP的检测。即，如果VP比VREFX (1+n)高，则检测电压VDVI比参考电压VREF高，比较电路(Comparator)的输出成为非激活。另一方面，如果高电压VP比VREFX (1+n)低，则检测电压VDVI比参考电压VREF低，比较电路(Comparator)的输出成为激活。这样，可以通过将相当于分压电路(Voltage Divider)的复制检测电路与比较电路(Comparator)相连接,来获得高压检测电路。所述高压检测电路的输出、即比较电路(Comparator)的输出控制振荡器(Oscillator)的动作，在所述输出为激活的情况下，时钟CLK振荡输出，高电压发生电路(PUMP)以使高电压VP升高的方式动作。另一方面，在所述输出为非激活的情况下，时钟CLK的振荡停止，高电压发生电路(PUMP)停止动作，高电压VP变低。这样，对高电压VP以维持在VREFX (1+n)的值的方式进行负反馈控制。如上所述，如果使用本发明的复制检测电路构成高电压检测电路，并把它用于高电压调节电路，则可以进行准确的高电压的控制。如上所述，图I的存储器单元阵列(Memory Cell Array)是将具有电荷蓄积层(浮栅、氮化膜等)的P型MOS晶体管配置成矩阵状而构成的。另外，其数据的写入通过以下方式进行将由上述的高电压调节电路(High-Voltage Regulator)生成的高电压VPl施加在P型MOS晶体管的栅极上，将由同样的电路生成的高电压VP2施加在阱上，在漏极上施加接地电压VSS，产生带间隧穿电流，并在电荷蓄积层上捕获电荷。在使用这种写入方法的情况下，因为需要极其准确的高电压的控制，所以优选使用本发明的高电压检测电路。以上，在上述实施方式中，以检测正的高电压的高电压检测电路为中心进行了说明，但也可以通过使复制检测电路中的晶体管的极性反转，来构成准确地检测负电压的负电压检测电路。另外在上述实施方式中，以PMOS晶体管MPlO和MPll是相同尺寸，NMOS晶体管丽10、丽11以及丽12全都为相同尺寸为前提进行了说明，但也可以使晶体管的尺寸、特别是栅极宽度不同来在电流驱动能力方面产生差异。在这种情况下，IreflO和Iref 13也可以维持与晶体管的尺寸相应的比例关系。另外，以下说明用于实施本发明的另一个实施方式。图10(a)和(b)是时钟缓冲电路(CLK buffers)的一部分，分别是生成驱动信号DCLKl、驱动信号GCLKl的电路。生成驱动信号DCLKl的电路包含含有连续地连接的反相器IN31、IN32、IN33以及IN34的串联电路；被提供了反相器IN32的输出和驱动信号GCLKl的与非门(NAND36);被提供了驱动信号GCLK2的反相器IN35 ;被提供了反相器IN32的输出和反相器IN35的输出的或非门(N0R37)；由NAND36的输出驱动的PMOS晶体管T38 ；以及由N0R37的输出驱动的NMOS晶体管T39。生成驱动信号GCLKl的电路采用连续地连接 了反相器INN41、IN42、IN43、IN44的结构。图中的数值(反相器IN31上的3. 2um、l. 6um)是构成反相器的PMOS晶体管和NMOS晶体管的栅极宽度(在反相器IN31中，PMOS晶体管的栅极宽度是3. 2 u m,NM0S晶体管的栅极宽度是I. 6 y m)。驱动信号DCLKl的驱动利用两个反相器来执行。一个是IN34，另外一个是包括晶体管T38和T39的反相器电路。晶体管T38和T39的栅极宽度例如分别是120 u m、60 u m,设定得比较大(比构成IN34的晶体管的栅极宽度大。但是，作为驱动力的总和只要增加，就不限定为比构成IN34的晶体管的栅极宽度大)。由此，可以有效地抑制驱动信号DCLKl的下降和上升。图11(a)和(b)也是时钟缓冲电路(CLK buffers)的一部分，分别为生成驱动信号DCLK2、驱动信号GCLK2的电路。生成驱动信号DCLK2的电路包含由连续地连接的反相器IN51、IN52、IN53以及IN54组成的串联电路；被提供了反相器IN52的输出和驱动信号GCLK2的与非门(NAND56);被提供了驱动信号GCLKl的反相器IN55 ;被提供了反相器IN52的输出和反相器IN55的输出的或非门(N0R57);由NAND56的输出驱动的PMOS晶体管T58 ；以及由N0R57的输出驱动的NMOS晶体管T59。生成驱动信号GCLK2的电路采用连续地连接了反相器INN61、IN62、IN63、以及IN64的结构。驱动信号DCLK2的驱动也是利用两个反相器来执行的。一个是IN54,另一个是利用包括晶体管T58和T59的反相器电路。晶体管T58和T59的栅极宽度设定得比较大。据此，可以有效地抑制驱动信号DCLK2的下降和上升。图12是时钟缓冲电路(CLK buffers)以及电荷泵电路(CP)的各个节点的电压的波形图。在图12中表示了控制信号DCLK10、GCLK10、DCLK20以及GCLK20、驱动信号DCLK1、GCLKl、DCLK2以及GCLK2、CPD1、CPD2 (用虚线表示)、CPG1以及CPG2 (用虚线表示)的各个节点的电压波形。如果在时刻tl控制信号GCLK20变成L，则与之相应地驱动信号GCLK2变为L。如果在时刻t2控制信号DCLK20变成L，则与之相应地驱动信号DCLK2变为L。如果在时刻t3控制信号DCLKlO变成H，则与之相应地反相器IN31 IN34作出响应，驱动信号DCLKl变成H。与此同时，经由电容器Cll，CPDl升压。在此，因为GCLKl还是L，所以NAND36的输出是H，晶体管T38是非导通的。即，驱动信号DCLKl只由反相器IN34的PMOS晶体管(栅极宽度40i!m)驱动。因而，如下所述，CPDl的升压时的瞬间电流不会变得那么大。如果在时刻t4控制信号GCLKlO变成H，则与之相应地反相器IN41 IN44作出响应，驱动信号GCLKl变成H。其结果，经由电容器C12，CPGl升压，晶体管Tll导通，将CPDl的升压电压顺序转送到CPD2。通过这样的电荷转移(CMl)，CPD1的电压逐渐降低，而另一方面，CPD2的电压逐渐增高。在此，因为GCLKl是H，所以NAND36的输出变成L，晶体管T38导通。即，驱动信号DCLKl由反相器IN34的PMOS晶体管(栅极宽度40 u m)和晶体管T38 (栅极宽度120i!m) 二者而驱动为H。因而，驱动信号DCLKl的下降如图12所示是微小的，受到了有效的抑制。另外，在该时刻，驱动信号DCLK2由反相器INV54(栅极宽度20 u m)和晶体管T59 (栅极宽度60 u m) 二者而驱动为L。驱动信号DCLK2的上升也如图12所示那样是微小的，也受到了有效的抑制。在时刻t5，如果控制信号GCLKlO变成L，则与之相应地反相器IN41 IN44作出响应，驱动信号GCLKl变成L。其结果，晶体管Tll变成非导通，CPDl的升压电压向CPD2的 转送结束。在时刻t6，如果控制信号DCLKlO变成L，则与之相应地反相器IN31 IN34作出响应，驱动信号DCLKl变成L。另外，在该时刻，因为驱动信号GCLK2是L，所以N0R37的输出变成L，晶体管T39是非导通的。其结果，驱动信号DCLKl只由反相器IN34的NMOS晶体管(栅极宽度20i!m)驱动。因而，如下所述，流过时钟缓冲电路的瞬间电流不会变得那么大。在时刻t7，如果控制信号DCLK20变成H，则与之相应地反相器IN51 IN54作出响应，驱动信号GCLK2变成H。与此同时，经由电容器C21，CPD2升压。在此，因为GCLK2还是L，所以NAND56的输出为H，晶体管T58是非导通的。即，驱动信号DCLK2仅由反相器IN54的PMOS晶体管(栅极宽度40i!m)驱动。因而，如下所述，CPD2升压的瞬间电流不会变得那么大。在时刻t8，如果控制信号GCLK20变成H，则与之相应地反相器IN61 IN64作出响应，驱动信号GCLK2变成H。其结果，经由电容器C22，CPG2升压，晶体管T21导通，CPD2的升压电压被顺序转送到CPD3。通过这样的电荷转移(CM2)，CPD2的电压逐渐降低，而另一方面，虽然未图示，但CPD3的电压逐渐上升。在此，因为GCLK2是H，所以NAND56的输出变成L，晶体管T58导通。S卩，驱动信号DCLK2由反相器IN54的PMOS晶体管(栅极宽度40 u m)和晶体管T58(栅极宽度120 ym) 二者而驱动为H。因而，驱动信号DCLK2的下降如图12所示那样是微小的，受到了有效的抑制。另外，在该时刻，驱动信号DCLKl由反相器INV34(栅极宽度20 u m)和晶体管T39 (栅极宽度60 u m) 二者而驱动为L。驱动信号DCLKl的上升也如图12所示那样是微小的，受到了有效的抑制。在时刻t8，进一步地，由于驱动信号⑶LK2变成H，因而经由电容器C00，CPGO升压，晶体管TOl导通，从VCC向CPDl顺序地转送电荷。由于这种电荷转移(CM3)的作用，CPDl的电压逐渐升高。在时刻t9，如果控制信号GCLK20变成L，则与之相应地反相器IN61 IN64作出响应，驱动信号GCLK2变为L。其结果，晶体管T21变成非导通，CPD2的升压电压向CPD3的
转送结束。在时刻tlO，如果控制信号DCLK20变成L，则与之相应地反相器IN51 IN54作出响应，驱动信号DCLK2变为L。另外，在该时刻，因为驱动信号GCLKl是L，所以N0R57的输出变成L，晶体管T59是非导通的。其结果，驱动信号DCLK2仅由反相器IN54的NMOS晶体管(栅极宽度20i!m)驱动。因而，如下所述，流过时钟缓冲电路的瞬间电流不会变得那么大。
在时刻tll，如果控制信号DCLKlO变成H，则执行与时刻t3相同的动作。另外，在时刻tl2，如果控制信号GCLKlO变成H，则执与时刻t4相同的动作。在此也发生电荷转移(CM4)。图13是时钟缓冲电路的各个节点的电压的波形图以及总电流ICC。总电流ICC是从VCC向着VSS流过的电流的总和。在驱动信号DCLKl从L向H转变的时刻t3，发生驱动信号DCLKl的时钟缓冲电路的上拉驱动能力不 大。其结果，有效地抑制了在时钟缓冲电路中瞬间地流过大电流的现象。另外，在驱动信号DCLK2从L向H转变的时刻(t7)，在时钟缓冲电路中瞬间地流过大电流的现象也受到了有效的抑制。另外，发生驱动信号DCLKl的时钟缓冲电路的下拉驱动能力在驱动信号DCLKl从H向L转变的时刻(t6)不大，所以在时钟缓冲电路中瞬间地流过大电流的现象受到了有效的抑制。另外，在驱动信号DCLK2从H向L转变的时刻(tlO)，在时钟缓冲电路中瞬间地流过大电流的现象也受到了有效的抑制。这样，通过使尖峰电流分散，可以避免局部的电源电压的下降，避免了在大的电流变化di/dt所引起的电感的作用下成为噪声源这一问题的发生。
权利要求
1.一种复制电路，其特征在于具备 第一导电类型的第一晶体管； 第一电流路径，其中串联连接有第一导电类型的第二晶体管和第二导电类型的第三晶体管； 第二电流路径，其中串联连接有第一导电类型的第四晶体管和第二导电类型的第五晶体管，所述第四晶体管是以流过与在所述第一晶体管中流过的电流相当的电流的方式而构成的，所述第五晶体管是以流过与在所述第三晶体管中流过的电流相当的电流的方式而构成的； 第二导电类型的第六晶体管，所述第六晶体管是以流过与在所述第三晶体管中流过的电流相当的电流的方式构成的； 第一控制单元，所述第一控制单元以使所述第一晶体管的漏极电压与参考电压大致相等的方式控制所述第一晶体管的栅极电压；和 第二控制单元，所述第二控制单元以使所述第四晶体管的漏极电压与所述参考电压大致相等的方式控制所述第二晶体管的栅极电压。
2.如权利要求I所述的复制电路，其特征在于 所述第一晶体管的栅极与所述第四晶体管的栅极共同地连接，以及所述第三晶体管的漏极和栅极、所述第五晶体管的栅极、以及所述第六晶体管的栅极共同地连接。
3.如权利要求I所述的复制电路，其特征在于 所述第一控制单元是被供给了所述参考电压和所述第一晶体管的漏极电压、且输出与所述第一晶体管的栅极相连接的第一差动放大器，以及 所述第二控制单元是被供给了所述参考电压和所述第四晶体管的漏极电压、且输出与所述第二晶体管的栅极相连接的第二差动放大器。
4.一种高电压检测电路，其特征在于，包含如权利要求I所述的复制电路， 其中，所述第一导电类型的第一晶体管与第一电阻器串联连接而构成参考电流路径，以及 所述第二导电类型的第六晶体管与第二电阻器串联连接在高电压端子与基准电压端子之间而构成第三电流路径。
5.如权利要求4所述的高电压检测电路，其特征在于 所述第一晶体管的栅极与所述第四晶体管的栅极共同地连接，以及所述第三晶体管的漏极和栅极、所述第五晶体管的栅极、以及所述第六晶体管的栅极共同地连接。
6.如权利要求4所述的高电压检测电路，其特征在于 所述第一控制单元是被供给了所述参考电压和所述第一晶体管的漏极电压、且输出与所述第一晶体管的栅极相连接的第一差动放大器，以及 所述第二控制单元是被供给了所述参考电压和所述第四晶体管的漏极电压、且输出与所述第二晶体管的栅极相连接的第二差动放大器。
7.如权利要求4所述的高电压检测电路，其特征在于还具备比较电路，所述比较电路将所述参考电压与所述第六晶体管的漏极电压进行比较。
8.一种高电压调节器电路，其特征在于具有利用如权利要求4至权利要求7的任意一项所述的高压检测电路的输出来控制动作、且其输出与所述高压端子相连接的电荷泵。
9.一种非易失性半导体存储装置，其特征在于具备存储器单元阵列，所述存储器单元阵列具有利用如权利要求8所述的高电压调节器电路的输出电压来执行写入或擦除的多个存储器单元。
10.一种电压变换电路，其特征在于具备 第一晶体管(Tll)，所述第一晶体管(Tll)与第一节点(CPDl)和第二节点(CPD2)相连接； 第一电容器(Cll)，所述第一电容器连接在所述第一节点与第三节点(DCLKl)之间；第二电容器(C12)，所述第二电容器连接在所述第一晶体管的栅极与第四节点(GCLKl)之间； 第一缓冲器，所述第一缓冲器响应于第一控制信号(DCLKlO)来驱动所述第三节点；和第二缓冲器，所述第二缓冲器响应于第二控制信号(GCLKlO)来驱动所述第三节点，其中，所述第一缓冲器在所述第一控制信号的转变时的驱动能力比在所述第二控制信号的转变时的驱动能力低。
11.如权利要求10所述的电压变换电路，其特征在于 所述第一缓冲器具备第一反相器(IN34)和第二反相器(T38、T39)，所述第一反相器和所述第二反相器的输出共同地连接于所述第三节点， 所述第一反相器响应于所述第一控制信号来驱动所述第三节点，以及所述第二反相器响应于所述第一控制信号和所述第二控制信号二者来驱动所述第三节点。
12.如权利要求11所述的电压变换电路，其特征在于 所述第二反相器具备第二晶体管(T38)，以及 所述第二晶体管的栅极是通过对所述第一控制信号和所述第二控制信号二者的逻辑进行运算而被控制的。
13.如权利要求10至12的任意一项所述的电压变换电路，其特征在于还具备第三晶体管(T12)，所述第三晶体管连接在所述第一节点与所述第一晶体管的栅极之间。
14.如权利要求10所述的电压变换电路，其特征在于还具备 第二晶体管(T21)，所述第二晶体管与所述第二节点和所述第三节点(CPD3)相连接；第三电容器(C21)，所述第三电容器连接在所述第二节点与第六节点(DCLK2)之间；第四电容器(C22)，所述第四电容器连接在所述第二晶体管的栅极与第七节点(GCLK2)之间； 第三缓冲器，所述第三缓冲器响应于第三控制信号(DCLKlO)来驱动所述第六节点；和第四缓冲器，所述第四缓冲器响应于第四控制信号(GCLKlO)来驱动所述第七节点，其中，所述第三缓冲器在所述第三控制信号的转变时的驱动能力比在所述第四控制信号的转变时的驱动能力低。
15.如权利要求14所述的电压变换电路，其特征在于 所述第一缓冲器具备第一反相器(IN34)和第二反相器(T38、T39)，所述第一反相器和所述第二反相器的输出共同地连接于所述第四节点，所述第一反相器响应于所述第一控制信号来驱动所述第四节点， 所述第二反相器响应于所述第一控制信号、所述第二控制信号以及所述第四控制信号来驱动所述第四节点， 所述第三缓冲器具备第三反相器(IN54)和第四反相器(T58、T59)，所述第三反相器和所述第四反相器的输出共同地连接于所述第六节点， 所述第三反相器响应于所述第三控制信号来驱动所述第六节点，以及所述第四反相器响应于所述第三控制信号、所述第四控制信号以及所述第二控制信号来驱动所述第六节点。
16.如权利要求15所述的电压变换电路，其特征在于 所述第二反相器具备第三晶体管(T38)和第四晶体管(T39)， 所述第三晶体管的栅极是通过对所述第一控制信号和所述第二控制信号二者的逻辑进行运算而被驱动的，所述第四晶体管是通过对所述第一控制信号和所述第四控制信号二者的逻辑进行运算而被驱动的， 所述第四反相器具备第五晶体管(T58)和第六晶体管(T59)，以及所述第五晶体管的栅极是通过对所述第三控制信号和所述第四控制信号二者的逻辑进行运算而被驱动的，所述第六晶体管是通过对所述第三控制信号和所述第二控制信号二者的逻辑进行运算而被驱动的。
17.如权利要求14至权利要求16的任意一项所述的电压变换电路，其特征在于还具备 第七晶体管(T12)，所述第七晶体管连接在所述第一节点与所述第一晶体管的栅极之间；和 第八晶体管(T22)，所述第八晶体管连接在所述第二节点与所述第二晶体管的栅极之间。
18.一种非易失性半导体存储装置，其特征在于具有通过将利用如权利要求10至权利要求17的任意一项所述的电压变换电路所发生的高电压提供给字线来执行写入的存储器单元。
19.一种非易失性半导体存储装置，其特征在于具有通过将利用如权利要求10至权利要求17的任意一项所述的电压变换电路所发生的高电压提供给阱来执行写入的存储器单元。
全文摘要
本发明提供能够准确地复制电流的复制电路，其特征在于具备第一导电类型的第一晶体管(MP10)；第一电流路径，串联连接有第一导电类型的第二晶体管(MP12)和第二导电类型的第三晶体管(MN11)；第二电流路径，串联连接有以流过与流过第一晶体管的电流相当的电流的方式构成的第一导电类型的第四晶体管(MP11)和以流过与流过第三晶体管的电流相当的电流的方式构成的第二导电类型的第五晶体管(MN10)；以流过与流过第三晶体管的电流相当的电流的方式构成的第二导电类型的第六晶体管(MP12)；第一控制单元(AMP10)，控制第一晶体管的栅极电压以便向第一晶体管的漏极提供参考电压；第二控制单元(AMP11)，控制第二晶体管的栅极电压以便向第四晶体管的漏极提供参考电压。
文档编号G11C16/06GK102682844SQ20121006824
公开日2012年9月19日 申请日期2012年3月15日 优先权日2011年3月18日
发明者新林幸司 申请人:捷鼐讯有限公司