专利名称：集成电路芯片和半导体存储器件的制作方法
集成电路芯片和半导体存储器件
相关申请的交叉引用
本申请要求2011年10月18日提交的韩国专利申请No. 10-2011-0106580的优先 权,其全部内容通过引用合并于此。技术领域
本发明的示例性实施例涉及一种能够识别集成电路芯片的状态的半导体电路芯 片，以及一种能够识别半导体存储器件的状态的半导体存储器件。
背景技术：
随着诸如存储器件(动态随机存取存储器DRAM和闪存FLASH)的集成电路芯片的 集成度增加，用于测试集成电路芯片的时间量和成本可能增加。传统地，为了识别集成电路 芯片的状态，例如内部温度、内部电压或者数据是否被正常储存，在集成电路芯片中增加了 单独的测试引脚以输出与集成电路芯片的状态有关的信息，或者，经由数据输入/输出引 脚输出集成电路芯片的状态信息。
当增加单独的测试引脚来测试集成电路芯片时，因增加了测试引脚而增加了测试 时间和成本。另外，当通过经由数据输入/输出引脚输出集成电路的状态信息来测试集成 电路芯片时，在经由数据输入/输出引脚输出芯片的状态信息的同时不能经由所述数据输 入/输出引脚输出储存在储存单元(例如，DRAM中的存储器单元)中的数据。因此，由于 要另外地执行数据输出测试以识别所储存的数据，因此测试时间和成本可能增加。发明内容
本发明的实施例针对一种能够在不需要额外的测试引脚的情况下识别集成电路 芯片的状态的集成电路芯片。
根据本发明的一个实施例，一种集成电路芯片包括内部电路，被配置成产生输出 数据；反相判定单元，被配置成根据与集成电路芯片的状态有关的状态信息将反相信号激 活/去激活；以及信号输出电路，被配置成响应于所述反相信号而将所述输出数据反相或 不将所述输出数据反相，并输出反相的或未反相的输出数据。
根据本发明的另一个实施例，一种半导体存储器件包括单元阵列区；多个数据 总线，被配置成传送从所述单元阵列区输出的多个数据比特；并行串行转换电路，被配置成 将加载在所述多个数据总线上的并行数据转换成串行数据；反相判定单元，被配置成根据 与所述半导体存储器件的状态有关的状态信息将反相信号激活/去激活；以及数据输出电 路，被配置成响应于所述反相信号而将从所述并行串行转换电路输出的串行数据反相，并 输出反相的数据到数据焊盘。
图1示出根据本发明的一个实施例的集成电路芯片。
图2示出根据本发明的第一实施例的半导体存储器件。
图3A示出图2的反相判定单元的第一实例。
图3B示出图2的反相判定单元的第二实例。
图4示出根据本发明的第二实施例的半导体存储器件。
图5是示出图4的半导体存储器件的操作的流程图。
图6示出根据本发明的第三实施例的半导体存储器件。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同 的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例是为了使 本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的 附图标记在本发明的不同附图和实施例中表示相同的部分。
图1示出根据本发明的一个实施例的集成电路芯片。
集成电路芯片10包括集成电路100、反相判定单元200和信号输出电路300。图1 示出提供了一个输出数据信号0UT_SIG，但是本发明也可以适用于包括多个输出数据信号 0UT_SIG的集成电路芯片。在下文，出于说明的目的，提供一个输出数据信号0UT_SIG作为 实例。
内部电路100被配置成产生输出数据信号0UT_SIG。当集成电路芯片10是CPU 时，内部电路100可以包括被配置成执行各种操作的操作电路,或者被配置成分析命令和 产生控制信号的控制电路。在CPU实例中，输出数据信号0UT_SIG可以包括经由数据总线 输出至CPU外部电路的数据或控制信号。当集成电路芯片10为半导体存储器件时，内部电 路100可以包括被配置成储存输入的数据并输出所储存的数据的存储器电路。在存储器电 路实例中，输出数据信号0UT_SIG可以包括储存在存储器单元中的数据。
反相判定单元200被配置成根据集成电路芯片10的状态信息将反相信号INV_EN 激活或去激活。更具体而言，当测试集成电路芯片10时，反相判定单元200在集成电路芯片 10的状态正常时将反相信号INV_EN去激活，而在集成电路芯片10的状态异常时将反相信 号INV_EN激活。集成电路芯片的状态信息可以包括集成电路芯片的内部温度信息、集成电 路芯片的内部电压信息、以及指示数据是否正常储存在集成芯片10的储存单元(未示出) 中的信息。更具体而言，状态信息指示集成电路的特定状态。例如，状态信息可以指示集 成电路芯片的内部温度信息。在内部温度信息实例中，当从温度传感器输出的温度信息偏 离预设的临界范围时，反相信号INV_EN可以被激活，而当温度信息落入所述临界范围之内 时，反相信号INV_EN可以被去激活。对于另一实例，状态信息可以包括集成电路芯片10的 内部电压信息。更具体而言，状态信息可以指示CPU内部操作电压。在内部操作电压实例 中，当CPU内部操作电压偏离预设的临界范围时，反相信号INV_EN可以被激活，而当CPU内 部操作电压落入所述临界范围之内时，反相信号INV_EN可以被去激活。对于另一个实例， 状态信息可以包括指示数据是否正常储存在集成电路芯片10的储存单元(未示出)中的 信息。更具体而言，将测试数据储存在集成电路芯片10的多个储存单元(未示出)中，将 储存在所述多个储存单元中的数据与储存在所有的储存单元中的数据进行比较。随后，当 储存单元中全部的储存数据都相同时，反相判定单元200判定数据正常储存，并将反相信号INV_EN去激活。替代地，当储存单元中的储存数据并非都相同时，反相判定单元200判 定数据的一部分没有被正常储存，并将反相信号INV_EN激活。
由于在测试集成电路芯片10时使用反相判定单元200，因此反相判定单元200可 以被设计成在集成电路芯片10处于执行正常操作的正常模式时将反相信号INV_EN去激 活。
信号输出电路300被配置成在反相信号INV_EN被激活时将输出数据信号0UT_SIG 反相、或者被配置成在反相信号INV_EN被去激活时不将输出数据信号OUT SIG反相，并输 出输出数据信号0UT_SIG。更具体而言，信号输出电路300可以包括信号反相单元310和驱 动器320。信号反相单元310被配置成在反相信号INV_EN被激活时将输出数据信号0UT_ SIG反相，且被配置成在反相信号INV_EN被去激活时不将输出数据信号0UT_SIG反相。驱 动器320输出从信号反相单兀310输出的输出数据信号。
出于说明的目的，图1示出了输入一个输出数据信号0UT_SIG到信号输出电路 300。然而，当输入多个输出数据信号0UT_SIG时，信号输出电路300可以被设计成响应于 反相信号INV_EN而将所述多个输出数据信号0UT_SIG反相或不将所述多个输出数据信号 0UT_SIG 反相。
图2示出根据本发明的第一实施例的半导体存储器件。图2示出提供了一个数据 焊盘DQ PAD。然而，本发明也可以应用于包括多个数据焊盘DQ PAD的半导体存储器件。在 下文，出于说明目的，以提供一个数据焊盘DQ PAD作为实例。
半导体存储器件包括单元阵列区400、多个数据总线GI0〈0:N>、并行串行转换电 路500、反相判定单元600、以及数据输出电路700。
单元阵列区400包括多个单元，且每个单元储存数据。
所述多个数据总线GI0〈0:N>被配置成将从单元阵列区400输出的数据传送 到并行串行转换电路500。在本实施例中，可以相继地将数据加载到所述多个数据总线 GI0〈0:N>。当相继地将数据加载到所述多个数据总线GI0〈0:N>时，并行串行转换电路500 可以包括多个管道锁存器(pipe latch) 510o在下文，出于说明的目的，将以在各个数据总 线GI0〈0:N>中加载一个比特的数据为例。
并行串行转换电路500被配置成将加载在所述多个数据总线上的并行数据转换 成串行数据PRE_DATA。具体地，并行串行转换电路500可以包括管道锁存器510和并行串 行转换单元520。管道锁存器510被配置成与第一输入控制信号PIN同步地接收并锁存加 载在所述多个数据总线GI0〈0:N>上的并行数据。管道锁存器单元还被配置成与第一输出 控制信号POUT同步地向并行串行转换单元520输出锁存的数据。
并行串行转换单元520被配置成将从管道锁存器510输出的并行数据PDATA〈0: N〉 转换成串行数据，并输出串行数据PRE_DATA到数据反相单元710。
例如，数据D0_0被加载在数据总线GI0〈0>上，数据D0_1被加载在数据总线 GI0〈1>上，数据D0_2被加载在数据总线GI0〈2>上。
当第一输入控制信号PIN被激活时，加载在各个数据总线GICKO :2>上的数据被锁 存在管道锁存器510中，当第一输出控制信号POUT被激活时，锁存的并行数据PDATA〈0:2> 被输出到并行串行转换单元520。并行串行转换单元520将并行数据PDATA〈0:2>顺序地排 序以产生串行数据PRE_DATA，并输出串行数据PRE_DATA到反相单元710。
反相判定单元600被配置成根据半导体存储器件的状态信息将反相信号INV_EN 激活或去激活。这里，状态信息包括半导体存储器件的温度信息、半导体存储器件的电压信 息、以及指示数据是否正常储存在单元阵列区400中的信息。更具体而言，状态信息指示半 导体存储器件的特定状态。具体地，当测试半导体存储器件时，反相判定单元600在指示半 导体存储器件的特性(内部温度、内部电压、或数据是否正常输入到单元阵列区)的状态信 息为正常时将反相信号INV_EN去激活，而在指示半导体存储器件的特性的状态信息为异 常时将反相信号INV_EN激活。例如，当状态信息是半导体存储器件的温度信息时，反相判 定单元600在温度信息落入预设的临界范围之内时将反相信号INV_EN去激活，而在温度 信息偏离所述临界范围时将反相信号INV_EN激活。在内部温度信息实例中，参见图3A，反 相判定单元600可以包括上限温度比较部651、下限温度比较部652和逻辑组合部653。具 体地，上限温度比较部651被配置成将从温度信息发生电路20输出的当前温度信息TEMP_ CODE与对应于预设的上限临界温度的数字码进行比较，并判定当前的温度信息TEMP_C0DE 是否超出上限临界温度。在当前的温度信息TEMP_C0DE超出上限临界温度时，上限温度比 较部651输出逻辑高信号，而在当前的温度信息TEMP_C0DE未超出上限临界温度时，上限 温度比较部651输出逻辑低信号。下限温度比较部652被配置成将当前的温度信息TEMP_ CODE与对应于预设的下限临界温度的数字码进行比较，并判定当前的温度信息TEMP_C0DE 是否小于下限临界温度。在当前的温度信息TEMP_C0DE小于下限临界温度时，下限温度比 较部652输出逻辑高信号，而在当前的温度信息TEMP_C0DE等于或大于下限临界温度时，下 限温度比较部652输出逻辑低信号。逻辑组合部653被配置成接收上限温度比较部651的 输出信号和下限温度比较部652的输出信号，并判定当前的温度信息TEMP_C0DE是否落入 临界范围之内。更具体而言，逻辑组合部653被配置成判定当前的温度信息TEMP_C0DE是 否落入上限临界温度与下限临界温度之间。当上限温度比较部651的输出信号和下限温度 比较部652的输出信号中的任何一个处于逻辑高电平时，逻辑组合部653将反相信号INV_ EN激活为逻辑高电平。当上限温度比较部651的输出信号和下限温度比较部652的输出信 号都处于逻辑低电平时，逻辑组合部653将反相信号INV_EN去激活为逻辑低电平。这里， 温度信息发生电路20是包括带隙基准电路和模数转换器电路，且温度信息发生电路20被 配置成输出与半导体存储器件的内部温度相对应的数字码。由于温度信息发生电路20对 应于本领域技术人员公知的电路，因此省略对温度信息发生电路20的进一步描述。
对于另一个实例，状态信息可以指示半导体存储器件的内部电压信息。当利用从 半导体存储器件的外部施加的电源电压而产生的内部电压落入预设的临界范围之内时，反 相判定单元600将反相信号INV_EN去激活，而当内部电压偏离临界范围时，反相判定单元 600将反相信号INV_EN激活。在内部电压实例中，参照图3B，反相判定单元600可以包括 上限电压比较部671、下限电压比较部672和逻辑组合部673。上限电压比较部671被配置 成将内部电压发生电路30所产生的内部电压IN_V0L与预设的上限临界电压进行比较，并 判定内部电压IN_V0L的电平是否高于上限临界电压。当内部电压IN_V0L的电平高于上限 临界电压时，上限电压比较部671输出逻辑高信号，而当内部电压IN_V0L的电平等于或小 于上限临界电压时，上限电压比较部671输出逻辑低信号。下限电压比较部672被配置成 将内部电压IN_V0L与预设的下限临界电压进行比较，并判定内部电压IN_V0L的电平是否 高于下限临界电压。当内部电压IN_V0L的电平低于上限临界电压时，下限电压比较部672输出逻辑高信号，而当内部电压IN_V0L的电平等于或高于下限临界电压时，下限电压比较 部672输出逻辑低信号。逻辑组合部673被配置成接收上限电压比较部671的输出信号和 下限电压比较部672的输出信号，并判定内部电压IN_V0L的电平是否落入临界范围之内， 更具体而言，是否落入上限临界电压与下限临界电压之间。当上限电压比较部671的输出 信号和下限电压比较部672的输出信号中的任何一个处于逻辑高电平时，逻辑组合部673 将反相信号INV_EN激活为逻辑高电平。当上限电压比较部671的输出信号和下限电压比 较部672的输出信号都处于逻辑低电平时，逻辑组合部673将反相信号INV_EN去激活为逻 辑低电平。这里，内部电压发生电路30是被配置成产生半导体存储器件中所使用的电压的 电路。由于内部电压发生电路30对应于本领域技术人员公知的电路，因此省略对内部电压 发生电路30的进一步描述。
对于另一个实例，状态信息可以指示数据是否正常储存在单元阵列区400中。当 数据正常储存时，反相判定单元600将反相信号INV_EN去激活，而当数据异常储存时，反相 判定单元600将反相信号INV_EN激活。在此实例中，反相判定单元600可以接收来自单元 阵列区400数据、比较接收的数据、并根据接收的数据中的所有数据是否都相同来判定是 否将反相信号INV_EN激活。下面将参照图4详细描述此实例。
由于在测试半导体存储器件时使用反相判定单元600，因此反相判定单元600可 以被设计成在半导体存储器件处于执行正常操作的正常模式时将反相信号INV_EN去激 活。
数据输出电路700被配置成响应于从反相判定单元600输出的反相信号INV_EN 而将并行串行转换电路500所输出的串行数据PRE_DATA反相，并输出反相的数据到数据焊 盘DQ PAD。更具体而言，当反相信号INV_EN被激活时，数据输出电路700将并行串行转换 电路500所输出的串行数据PRE_DATA反相，而当反相信号INV_EN被去激活时，数据输出电 路700不将并行串行转换电路500所输出的串行数据PRE_DATA反相，以及输出数据到数据 焊盘DQ PAD。具体地，数据输出电路700可以包括数据反相单元710和驱动器720。数据反 相单元710被配置成在反相信号INV_EN被激活时将并行串行转换电路500所输出的串行 数据PRE_DATA反相，并且数据反相单元710被配置成在反相信号INV_EN被去激活时不将 串行数据PRE_DATA反相。驱动器720被配置成输出从数据反相单元710输出的串行数据 I_DATA。例如，从并行串行转换电路500相继输出的串行数据PRE_DATA可以是10110011。 在此实例中，当反相信号INV_EN被激活时，数据反相单元710将为01001100的反相串行数 据I_DATA输出到驱动器720，驱动器720将为01001100的串行数据I_DATA输出到数据焊 盘DQ PAD。替代地，当反相信号INV_EN被去激活时，数据反相单元710输出10110011作为 非反相串行数据I_DATA到驱动器720，且驱动器720将为10110011的串行数据I_DATA输 出到数据焊盘DQ PAD。
图4示出根据本发明的第二实施例的半导体存储器件。图4的半导体存储器件是 可以应用指示数据是否正常地储存在单元阵列区400中的半导体存储器件状态信息的半 导体存储器件的实例。为了测试数据是否正常储存在单元阵列区400中，将测试数据储存 在单元阵列区400中，且从单元阵列区400读取储存的数据并进行比较。当储存的数据中 的全部数据相同时，判定单元阵列区400是正常的，而当储存的数据中有任何一个不同时， 判定单元阵列区400中的一些单元有缺陷。针对此操作，反相判定单元600可以包括数据比较部610、第一延迟部620、第二延迟部630、以及锁存部640。
数据比较部610被配置成从所述多个数据总线GI0〈0:N>接收单元阵列区400所 输出的数据，并比较接收的数据。当接收的数据中的全部数据都相同时,数据比较部610将 反相信号INV_EN去激活，而当接收的数据中有任何一个不同时，数据比较部610将反相信 号INV_EN激活。例如，当从数据比较部610接收的是11101111时，数据比较部610输出逻 辑高电平的反相信号INV_EN到锁存部640。更具体而言，数据比较部610将反相信号INV_ EN激活为逻辑高电平。替代地，当从数据比较部610接收的数据是11111111时，数据比较 部610输出逻辑低电平的反相信号INV_EN到锁存部640。更具体而言，数据比较部610将 反相信号INV_EN去激活为逻辑低电平。
第一延迟部620被配置成将第一输入控制信号PIN延迟第一延迟值,并产生第二 输入控制信号PIND。第一延迟值可以对应于用于数据比较部610的比较操作的时间。当锁 存部640与第一输入控制信号PIN同步地锁存来自数据比较部610的反相信号INV_EN时， 锁存部640可能在数据比较部610执行比较操作的同时锁存不正确的反相信号INV_EN。因 此，为了防止锁存部640锁存不正确的反相信号INV_EN，第一延迟部610产生通过将第一输 入控制信号PIN延迟用于数据比较部610的操作的时间而获得的第二输入控制信号PIND， 且第一延迟部610将产生的第二输入控制信号PIND输出到锁存部640。
第二延迟部630被配置成将第一输出控制信号POUT延迟第二延迟值，并产生第二 输出控制信号P0UTD。第二延迟值可以对应于用于并行串行转换单元520的操作的时间。 延迟第一输出控制信号POUT是为了将从并行串行转换电路500输出串行数据PRE_DATA的 定时调整到从反相判定单元600输出反相信号INV_EN的定时。更具体而言，将第一输出控 制信号POUT延迟为，使得在从并行串行转换电路500输出串行数据PRE_DATA给数据输出 电路700之前不从反相判定单元600输出反相信号INV_EN给数据输出电路700。当反相 判定单元600与第一输出控制信号POUT同步地输出反相信号INV_EN时，在并行串行转换 单元520将并行数据PDATA〈0:N>转换成串行数据PRE_DATA之前反相信号INV_EN可能被 输入到数据输出电路700。如果在并行数据PDATA〈0:N>转换成串行数据PRE_DATA之前反 相信号INV_EN被输入到数据输出电路700，则可能执行异常操作。第二延迟部630产生通 过将第一输出控制信号POUT延迟用于并行串行转换单元520的操作的时间而获得的第二 输出控制信号P0UTD，以与串行数据PRE_DATA同步地输出反相信号INV_EN，且第二延迟部 630输出第二输出控制信号POUTD到锁存部640。
锁存部640被配置成与第二输入控制信号PIND同步地接收和锁存从数据比较 部610输出的反相信号INV_EN，并与第二输出控制信号POUTD同步地输出锁存的反相信号 INV_EN到数据输出电路700。更具体而言，锁存部640在并行串行转换电路500向数据输 出电路700输出串行数据PRE_DATA时锁存从数据比较部610输出的反相信号INV_EN，以输 出反相信号INV_EN到数据输出电路700。
将参考图5描述图4所示的半导体存储器件的操作。首先，在步骤SlO将测试数 据O储存在单元阵列区400的测试目标单元中。储存在单元阵列区400中的数据被加载到 数据总线GICKO :7>上。例如，假定加载到数据总线GICKO :7>上的并行数据为00010000。 在步骤S20，并行串行转换电路500的管道锁存器510与第一输入控制信号PIN同步地接 收并锁存加载在数据总线GI0〈0:7>上的数据。同时，在步骤S20，反相判定单元600的数据比较部610接收加载到数据总线GICKO :7>上的数据。接着，在步骤S30，数据比较部610 通过比较操作来判定接收的数据中的全部数据是否都相同。由于接收的数据00010000包 括与其它数据比特不同的一个数据比特，因此数据比较部610在步骤S42将反相信号INV_ EN激活为高电平。在数据比较部610执行比较操作的同时，反相判定单元600的第一延迟 部620将第一输入控制信号PIN延迟用于数据比较部610的操作的时间量、产生第二输入 控制信号PIND、并输出产生的第二输入控制信号PIND到锁存部640。锁存部640与第二输 入控制信号PIND被激活的时刻同步地从数据比较部610接收被激活的反相信号INV_EN，并 且锁存部640锁存接收的信号。
并行串行转换电路500的管道锁存器510与第一输出控制信号POUT同步地输出 锁存的并行数据PDATA〈0:7>到并行串行转换单元520。并行串行转换单元520将输入的并 行数据PDATA〈0: 7>转换成串行数据PRE_DATA，并输出串行数据PRE_DATA到数据输出电路 700。
另外，反相判定单元600的第二延迟部630通过将第一输出控制信号POUT延迟用 于并行串行转换单元520的操作的时间量来产生第二输出控制信号P0UTD，且第二延迟部 630输出产生的第二输出控制信号POUTD到锁存部640。在步骤S42，锁存部640与第二输出 控制信号POUTD被激活的时刻同步地向数据输出电路700输出锁存的反相信号INV_EN。更 具体而言，锁存部640根据并行串行转换单元520向数据输出电路700输出串行数据PRE_ DATA的时间而向数据输出电路700输出被激活的反相信号INV_EN。在步骤S62，数据输出 电路700的数据反相单元710响应于被激活的反相信号INV_EN而将为00010000的输入的 串行数据PRE_DATA反相，并且数据反相单元710将为11101111的反相串行数据I_DATA输 出到驱动器720。在步骤S62，驱动器720输出串行数据I_DATA到数据焊盘DQ PAD。由于 输出至数据焊盘DQ PAD的数据11101111与输入的测试数据00000000不同，因此单元阵列 区400中的一些单元可能具有错误，具体地，与第三数据总线GI0〈3>耦合的存储器单元可 能具有错误。这样，可以经由输出至数据焊盘DQ PAD的数据来识别半导体器件的状态，而 不需要增加用于输出半导体存储器件的状态信息的测试引脚。在此实施例中，可以识别是 否存在缺陷单元。除了与是否存在缺陷单元有关的信息之外，可以具体地识别哪个单元有 缺陷。通过经由数据引脚识别哪个单元有缺陷，可以减少测试时间。
在集成电路芯片是半导体存储器件的实例中，所描述的半导体存储器件的操作出 于说明的目的。然而，即使当集成电路芯片是另一种集成电路芯片例如CPU时，其总体上的 操作原理与参照图2至图4描述的操作相似。更具体地，根据集成电路芯片的状态信息来 决定是否将反相信号INV_EN激活，且数据响应于激活的反相信号INV_EN而被反相并被输 出至集成电路芯片外部的电路。
图6示出根据本发明的第三实施例的半导体存储器件。图2和图4所示的半导体 存储器件将并行数据PDATA〈0:N>转换成串行数据，并且随后响应于反相信号INV_EN而将 串行数据PRE_DATA反相。然而，图6所示的半导体存储器件响应于反相信号INV_EN而将 并行数据PDATA〈0:N>反相，并随后将反相的数据转换成串行数据。
具体地，根据本发明的第三实施例的半导体存储器件包括单元阵列区400、多个数 据总线GI0〈0:N>、管道锁存器510、反相判定单元600、以及并行数据反相单元800。单元阵 列区400、数据总线GI0〈0:N>、管道锁存器510以及反相判定单元600的配置和操作与参照图2和图3所描述的配置和操作相同。
并行数据反相单元800被配置成在反相判定单元600所输出的反相信号INV_ EN被激活时将管道锁存器510所输出的并行数据PDATA〈0:N>反相，并且并行数据反相单 元800被配置成在反相信号INV_EN被去激活时不将并行数据PDATA〈0:N>反相。并行数 据反相单元800可以包括多个反相部810。更具体地，从管道锁存器510输出的并行数据 PDATA<0:N>被输入到各个反相部810。当反相信号INV_EN被激活时，各个反相部810将并 行数据PDATA〈0:N>反相，而当反相信号INV_EN被去激活时，各个反相部810不将并行数据 PDATA〈0:N> 反相。
另外，参照图6，根据本发明的第三实施例的半导体存储器件还可以包括并行串 行转换单元520和驱动器720。并行串行转换单元520的配置和操作与参照图2描述的 并行串行转换单元520的配置和操作相同，除了并行串行转换单元520接收从并行数据反 相单元800输出的并行数据IPDATA〈0:N>而不是接收从管道锁存器510输出的并行数据 PDATA〈0:N>。
驱动器720将从并行串行转换单元520输出的串行数据PRE_DATA输出到数据焊 盘DQ PAD。
根据本发明的实施例，由于可以在不需要额外的测试引脚的情况下识别集成电路 芯片的状态，因此可以减少芯片面积。
另外，当对数据是否正常储存在存储器单元中进行测试时，可以识别存储器单元 是否有缺陷以及缺陷单元的位置，因此可以减少测试时间。因此，可以提高产率。
虽然已经参照具体的实施例描述了本发明，但是本领域技术人员将会理解的是， 在不脱离所附权利要求所限定的本发明的主旨和范围的前提下，可以进行各种变化和修 改。
权利要求
1.一种集成电路芯片，包括内部电路，所述内部电路被配置成产生输出数据；反相判定单元，所述反相判定单元被配置成根据与所述集成电路芯片的状态有关的状态信息将反相信号激活/去激活；以及信号输出电路，所述信号输出电路被配置成响应于所述反相信号而将所述输出数据反相或不将所述输出数据反相，并输出反相的或未反相的所述输出数据。
2.如权利要求1所述的集成电路芯片，其中，所述信号输出电路包括信号反相部，所述信号反相部被配置成在所述反相信号被激活时将所述输出数据反相，而在所述反相信号被去激活时不将所述输出数据反相；以及驱动器，所述驱动器被配置成将从所述信号反相部输出的数据输出。
3.如权利要求1所述的集成电路芯片，其中，所述状态信息包括所述集成电路芯片的温度信息。
4.如权利要求3所述的集成电路芯片，其中，所述反相判定单元在所述温度信息处在临界范围之外时将所述反相信号激活，而在所述温度信息处在所述临界范围之内时将所述反相信号去激活。
5.如权利要求1所述的集成电路芯片，其中，所述状态信息包括所述集成电路芯片的操作电压信息。
6.如权利要求5所述的集成电路芯片，其中，所述反相判定单元在所述操作电压信息处在临界范围之外时将所述反相信号激活，而在所述电压信息处在所述临界范围之内时将所述反相信号去激活。
7.如权利要求1所述的集成电路芯片，其中，所述状态信息包括指示数据是否正常储存在所述内部电路的储存单元中的信息。
8.如权利要求1所述的集成电路芯片，其中，在正常模式下，所述反相判定单元将所述反相信号保持在去激活状态，以及在测试模式下，所述反相判定单元根据所述状态信息将所述反相信号激活/去激活。
9.一种半导体存储器件，包括单元阵列区；多个数据总线，所述多个数据总线被配置成传送从所述单元阵列区输出的多个数据比特；并行串行转换电路，所述并行串行转换电路被配置成将加载在所述多个数据总线上的并行数据转换成串行数据；反相判定单元，所述反相判定单元被配置成根据与所述半导体存储器件的状态有关的状态信息将反相信号激活/去激活；以及数据输出电路，所述数据输出电路被配置成响应于所述反相信号而将从所述并行串行转换电路输出的所述串行数据反相，并输出反相的数据到数据焊盘。
10.如权利要求9所述的半导体存储器件，其中，所述并行串行转换电路包括管道锁存器，所述管道锁存器被配置成与第一输入控制信号同步地锁存加载在所述多个数据总线上的所述并行数据，并与第一输出控制信号同步地输出锁存的数据；以及并行串行转换单元，所述并行串行转换单元被配置成将所述管道锁存器输出的所述并行数据转换成串行数据。
11.如权利要求9所述的半导体存储器件，其中，所述状态信息包括指示数据是否正常储存在所述单元阵列区中的信息，以及所述反相判定单元被配置成接收并比较从所述单元阵列区输出的所述多个数据比特， 在所述多个数据比特中的全部数据比特都具有相同的逻辑值时将所述反相信号去激活，而在所述多个数据比特不全都具有相同的逻辑值时将所述反相信号激活。
12.如权利要求10所述的半导体存储器件，其中，所述状态信息包括指示数据是否正常储存在所述单元阵列区中的信息，以及所述反相判定单元包括数据比较部，所述数据比较部被配置成接收并比较从所述单元阵列区输出的所述多个数据比特，在所述多个数据比特全都具有相同的逻辑值时将所述反相信号去激活，或者在所述多个数据比特不全都具有相同的逻辑值时将所述反相信号激活；第一延迟部，所述第一延迟部被配置成通过将所述第一输入控制信号延迟第一延迟值来产生第二输入控制信号；第二延迟部，所述第二延迟部被配置成通过将所述第一输入控制信号延迟第二延迟值来产生第二输出控制信号；以及锁存部，所述锁存部被配置成与所述第二输入控制信号同步地锁存从所述数据比较部输出的所述反相信号，并且与所述第二输出控制信号同步地输出所述反相信号。
13.如权利要求12所述的半导体存储器件，其中，所述第一延迟值包括执行所述数据比较部的操作所花费的时间。
14.如权利要求12所述的半导体存储器件，其中，所述第二延迟值包括执行所述并行串行转换单元的操作所花费的时间。
15.如权利要求9所述的半导体存储器件，其中，所述状态信息包括所述半导体存储器件的温度信息。
16.如权利要求15所述的半导体存储器件，其中，所述反相判定单元在所述温度信息处于临界范围之外时将所述反相信号激活，而在所述温度信息处于所述临界范围之内时将所述反相信号去激活。
17.如权利要求9所述的半导体存储器件，其中，所述状态信息包括所述半导体存储器件的操作电压信息。
18.如权利要求17所述的半导体存储器件，其中，所述反相判定单元在所述操作电压信息处于临界范围之外时将所述反相信号激活，而在所述电压信息处于所述临界范围之内时将所述反相信号去激活。
19.如权利要求9所述的半导体存储器件，其中，在正常模式下，所述反相判定单元将所述反相信号保持在去激活状态，以及在测试模式下，所述反相判定单元根据所述状态信息将所述反相信号激活/去激活。
20.如权利要求9所述的半导体存储器件，其中，所述数据输出电路包括数据反相单元，所述数据反相单元被配置成在所述反相信号被激活时将从所述并行串行转换电路输出的所述串行数据反相，并且被配置成在所述反相信号被去激活时不将所述串行数据反相；以及驱动器，所述驱动器被配置成将从所述数据反相单元输出的数据输出到所述数据焊盘。
21.一种半导体存储器件，包括单元阵列区；多个数据总线，所述多个数据总线被配置成传送从所述单元阵列区输出的多个数据比特；管道锁存器，所述管道锁存器被配置成锁存加载在所述多个数据总线上的并行数据， 并输出所述并行数据；反相判定单元，所述反相判定单元被配置成根据与所述半导体存储器件的状态有关的状态信息将反相信号激活/去激活；以及并行数据反相单元，所述并行数据反相单元被配置成在所述反相信号被激活时将从所述管道锁存器输出的所述并行数据反相，而在所述反相信号被去激活时不将从所述管道锁存器输出的所述并行数据反相。
22.如权利要求21所述的半导体存储器件，还包括并行串行转换单元，所述并行串行转换单元被配置成将从所述并行数据反相单元输出的所述并行数据转换成串行数据；以及驱动器，所述驱动器被配置成将从所述并行串行转换单元输出的所述串行数据输出到数据焊盘。
23.一种测试半导体存储器件的方法，包括以下步骤输入数据到单元阵列区；读取储存在所述单元阵列区中的多个数据比特，并且将读取的数据加载到多个数据总线上；将加载在所述多个数据总线上的并行数据转换成串行数据；根据与所述半导体存储器件的状态有关的状态信息将反相信号激活/去激活；响应于所述反相信号而将所述串行数据反相/不将所述串行数据反相；以及输出反相/未反相的数据到数据焊盘。
全文摘要
本发明公开了一种集成电路芯片和半导体存储器件。所述集成电路芯片包括内部电路，所述内部电路被配置成产生输出数据；反相判定单元，所述反相判定单元被配置成根据与所述集成电路芯片的状态有关的状态信息将反相信号激活/去激活；以及信号输出电路，所述信号输出电路被配置成响应于所述反相信号而将所述输出数据反相或不将所述输出数据反相，并输出反相的或未反相的输出数据。
文档编号G11C29/36GK103065689SQ20121007397
公开日2013年4月24日 申请日期2012年3月20日 优先权日2011年10月18日
发明者都昌镐 申请人:海力士半导体有限公司