半导体存储器件的制作方法

专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，并且更具体地涉及动态半导体存储器件。
背景技术：
在动态半导体存储器件中，电路面积的减小是重要的任务。作为减小电路面积的方法，已知下述技术通过重复阵列结构来共享耦合目的地扩散层，该扩散层具有对从折叠 位线系统的读出放大器输出的信号进行列选择的开关。图I是示出一般半导体存储器件中的开放位读出放大器的半导体布局的布局图。将描述图I中的读出放大器的半导体布局。图I的布局图示出了第一至第四读出放大器SAl至SA4、第一至第四位线BL I至BL4、第一至第四虚拟位线DBLl至DBL4、第一和第二字线WLl和WL2、第一和第二虚拟字线DffLl和DWL2、第一至第八存储器单元MCl至MC8以及第一至第八虚拟单元DCl至DC8。在图I的横向方向上，并行地布置第一至第四位线BLl至BL4以及第一至第四虚拟位线DBLl至DBL4。在该示例中，第一虚拟位线DBLl被布置在第一位线BLl的延长线上。同样地，第二至第四虚拟位线DBL2至DBL4被分别布置在第二至第四位线BL2至BL4的延长线上。在与第一至第四位线BLl至BL4以及第一至第四虚拟位线DBLl至DBL4正交的方向上，即在图I的纵向方向上，并行地布置第一和第二字线WLl和WL2以及第一和第二虚拟字线DWLl和DWL2。第一至第四读出放大器SAl至SA4在第一和第二字线WLl和WL2与第一和第二虚拟字线DWLl和DWL2之间布置为矩阵。即，第一和第二读出放大器SAl和SAl被布置在第一和第二位线BLl和BL2以及第一和第二虚拟位线DBLl和DBL2的延长线上，以在该延长线的方向上彼此相邻。同样地，第三和第四读出放大器SA3和SA4被布置在第三和第四位线BL3和BL4以及第三和第四虚拟位线DBL3和DBL4的延长线上，以在该延长线的方向上彼此相邻。第一至第三读出放大器SAl和SA3布置为在第一和第二字线WLl和WL2的方向上彼此相邻。同样地，第二和第四读出放大器SA2和SA4被布置为在第一和第二字线WLl和WL2的方向上彼此相邻。第一至第八存储器单元MCl至MC8在第一至第四位线BLl至BL4与第一和第二字线WLl和WL2的交叉处被布置为矩阵。在该示例中，第一至第四存储器単元MCl至MC4被分别布置在第一字线WLl与第一至第四位线BLl至BL4的交叉处。而且，第五至第八存储器単元MC5至MC8被分别布置在第二字线WL2与第一至第四位线BLl至BL4的交叉处。同样地，第一至第八虚拟单元DCl至DC8在第一至第四虚拟位线DBLl至DBL4与第一和第二虚拟字线DWLl和DWL2的交叉处被布置为矩阵。在该示例中，第一至第四虚拟单元DCl至DC4被分别布置在第一虚拟字线DWLl与第一至第四虚拟位线DBLl至DBL4的交叉处。而且，第五至第八虚拟单元DC5至DC8被布置在第二虚拟字线DWL2与第一至第四虚拟位线的交叉处。第一读出放大器SAl具有耦合到第一位线BLl的一端和耦合到第一虚拟位线DBLl的另一端。同样地，第二至第四读出放大器SA2至SA4具有分别耦合到第二至第四位线BL2至BL4的一端以及分别耦合到第二至第四虚拟位线DBL2至DBL4的另一端。第一字线WLl耦合到第一至第四存储器单元MCl至MC4。第二字线WL2耦合到第五至第八存储器単元MC5至MC8。同样地，第一虚拟字线DWLl耦合到第一至第四虚拟单元DCl至DC4。第二虚拟字线DW12耦合到第五至第八虚拟单元DC5至DC8。第一位线BLl耦合到第一和第五存储器単元MCl和MC5。第二位线BL2耦合到第ニ和第六存储器单元MC2和MC6。第三位线BL3耦合到第三和第七存储器单元MC3和MC7。、第四位线BL4耦合到第四和第八存储器単元MC4和MC8。同样地，第一虚拟位线DBLl耦合到第一和第五虚拟单元DCl和DC5。第二虚拟位线DBL2耦合到第二和第六虚拟单元DC2和DC6。第三虚拟位线DBL3耦合到第三和第七虚拟单元DC3和DC7。第四虚拟位线DBL4耦合到第四和第八虚拟单元DC4和DC8。第一至第四位线BLl至BL4与第一至第八存储器単元MCl至MC8通信信息电荷。同样地，第一至第四虚拟位线DBLl至DBL4与第一至第八虚拟单元DCl至DC8通信信息电荷。选择第一和第二字线WLl和WL2中的任何一条以进行第一至第八存储器単元MCl至MC8的选择。在该情况下，同样地，选择第一和第二虚拟字线DWLl和DWL2中的任何一条以进行第一至第八虚拟单元DCl至DC8的选择。在该示例中，任何存储器单元被布置在第一至第四位线BLl至BL4与第一和第二、字线WLl和WL2之间的所有交叉处。同样地，任何虚拟单元被布置在第一至第四虚拟位线DBLl至DBL4与第一和第二虚拟字线DWLl和DWL2的所有交叉处。即，对应于单元阵列的位线的构造是开放类型。通过ー个晶体管和ー个电容器构造第一至第八存储器単元MCl至MC8中的每ー个。那些存储器单元中的每ー个在其中将一位ニ进制数据存储为电容器的充电和放电状态，并且通过由耦合到其两个端子的位线和字线选择的晶体管来输入和输出数据。图3是示出图I的简化的布局图中读出放大器中用于总线信号、虚拟总线信号和列选择信号的布线的框图。图3的框图示出了第一存储器单元阵列MCA1、第二存储器单元阵列MCA2、第一读出放大器电路SA1、第二读出放大器电路SA2、第一位线BL1、第二位线BL2、第一虚拟位线DBL1、第二虚拟位线DBL2、第一列选择信号线YSW1、第二列选择信号线YSW2、总线BUSl和虚拟总线DBUSl。在图3的框图中，第一存储器单元阵列MCAl对应于图I中的第一、第二、第五和第六存储器单元MC1、MC2、MC5和MC6。第二存储器单元阵列MCA2对应于图I中的第一、第二、第五和第六虚拟单元DC1、DC2、DC5和DC6。在图I和图2中通过相同的符号表示第一读出放大器电路SAl、第二读出放大器电路SA2、第一位线BLl、第二位线BL2、第一虚拟位线DBLl和第二虚拟位线DBL2。
图2是示意性地示出图3中的第一读出放大器电路SAl的内部构造的电路框图。參考图2，第一读出放大器电路SAl包括读出放大器SA、均衡器电路EQ和传送电路DQ。传送电路DQ包括第一晶体管DQTl和第二晶体管DQT2。第一列选择信号线YSWl耦合到第一读出放大器电路SA1。类似地，第二列选择信号线YSW2耦合到第二读出放大器电路SA2 (图2中未示出)。第一位线BLl和第一虚拟位线DBLl耦合到第一读出放大器电路SAl。第二位线BL2和第二虚拟位线DBL2耦合到第二读出放大器电路SA2。在图2的第一读出放大器电路SAl中，第一位线BL I公共地耦合到读出放大器SA的一端、均衡器电路EQ的一端以及传送电路DQ中的第一晶体管DQTl的源极和漏极中的一个。第一虚拟位线DBLl公共地耦合到读出放大器SA的另一端、均衡器电路EQ的另一端以及第ニ晶体管DQT2的源极和漏极中的ー个。总线BUSl耦合到第一晶体管DQTl的源极和漏极中的另ー个。虚拟总线DBUSl耦合到传送电路DQ中的第二晶体管DQT2的源极和漏极中 的另ー个。第一列选择信号线YSWl公共地耦合到传送电路DQ中的第一和第二晶体管DQTl和DQT2的栅极。參考图2和图3，将描述现有技术中的读出放大器电路的操作。首先，读出放大器SA确定通过第一位线BLl和第一虚拟位线DBLl发送的相应的信号的值。然后，第一列选择信号线YSWl通过总线BUSl和虚拟总线DBUSl向外部电路发送由第一位线BLl和第一虚拟位线DBLl決定的相应的信号。之后，通过总线BUSl和虚拟总线DBUSl发送的信号由下游电路放大。因此，总线BUSl和虚拟总线DBUSl之间的信号容量的差需要尽可能地減少。这是因为信号容量较大的差异会引起下游电路中的故障或速度延迟。图4A是示出从图I的半导体存储器件提取的在第一至第四读出放大器SAl至SA4中与第一至第四传送电路DQl至DQ4相关的部分的电路图。图4A的电路图包括第一至第四传送电路DQl至DQ4、第一至第四列选择信号线YSWl至YSW4、第一至第四位线BLl至BL4、第一至第四虚拟位线DBLl至DBL4、总线BUSl和虚拟总线DBUSl。第一传送电路DQl包括第一晶体管DQlTl和第二晶体管DQ1T2。第二传送电路DQ2包括第一晶体管DQ2T1和第二晶体管DQ2T2。第三传送电路DQ3包括第一晶体管DQ3T1和第二晶体管DQ3T2。第四传送电路DQ4包括第一晶体管DQ4T1和第二晶体管DQ4T2。第一列选择信号线YSWl公共地耦合到第一传送电路DQl中的第一和第二晶体管DQlTl和DQ1T2的相应的栅极。第一位线BLl耦合到第一传送电路DQl中的第一晶体管DQlTl的源极和漏极中的ー个。第一虚拟位线DBLl耦合到第一传送电路DQl中的第二晶体管DQ1T2的源极和漏极中的ー个。同样地，当索引i被一般化为整数2至4中的任ー个时，第i列选择信号线YSWi公共地耦合到第i传送电路DQi中的第一和第二晶体管DQiTl和DQiT2的相应的栅极。第i位线BLi耦合到第i传送电路DQl中的第一晶体管DQiTl的源极和漏极中的ー个。第i虚拟位线DBLi耦合到第i传送电路DQi中的第二晶体管DQiT2的源极和漏极中的ー个。总线BUSl公共地耦合到第一至第四传送电路DQl至DQ4中的相应的第一晶体管DQ ITl至DQ4T1的源极和漏极的另ー个。虚拟总线DBUSl公共地耦合到相应的第一至第四传送电路DQl至DQ4中的相应的第二晶体管DQ1T2至DQ4T2的源极和漏极中的另ー个。图4B是示出根据图4A的电路图的半导体布局的平面图。相应的第一至第四传送电路DQl至DQ4中的第一和第二晶体管DQlTl至DQ4T1和DQ1T2至DQ4T2中的每ー个被绘制为扩散层和形成在扩散层上的栅极。在该示例中，每个晶体管中的栅极的两侧上的扩散层部分作为源极和漏极工作。而且，第一至第四列选择信号线YSWl至YSW4被绘制为耦合两个晶体管的栅极的布线。图4C是示出在其中对图4B的半导体布局进行改进以共享部分晶体管的扩散层的半导体布局的平面图。图4C的半导体布局等价于进行了如下的修改的图4B的半导体布局。即，第一传送电路DQl中的第一和第二晶体管DQlTl和DQ1T2的位置关系首先被水平地反转。此外，第一传送电路DQl中的第一和第二晶体管DQlTl和DQ1T2中的每ー个的源极和漏极的位置关系被水平地反转。然后，耦合到总线BUSl的第一传送电路DQl中的第一晶体管DQlTl的源极和漏极中的一个的扩散层以及耦合到总线BUSl的第二传送电路DQ2中的第一晶体管DQ2T1的源极和漏极中的ー个的扩散层彼此集成为一体。结果，第一传送电路DQl中的第一晶体管DQlTl和第二传送电路DQ2中的第一晶体管DQ2T1被构造为使得两个栅极形成在ー个扩散层中。 同样地，首先水平地反转第三传送电路DQ3中的第一和第二晶体管DQ3T1和DQ3T2的位置关系。此外，水平地反转第三传送电路DQ3中的第一和第二晶体管DQ3T1和DQ3T2中的每ー个的源极和漏极的位置关系。然后，耦合到总线BUSl的第三传送电路DQ3中的第一晶体管DQ3T1的源极和漏极中的一个的扩散层以及耦合到总线BUSl的第四传送电路DQ4中的第一晶体管DQ4T1的源极和漏极中的ー个的扩散层彼此集成为一体。结果，第三传送电路DQ3中的第一晶体管DQ3T1和第四传送电路DQ4中的第一晶体管DQ4T1被构造为使得两个栅极形成在ー个扩散层中。通过如上所述地改进图4B的半导体布局获得的图4C的半导体布局在图的横向方向上减小了尺寸，从而能够节省电路面积。另ー方面，出现了下述问题，总线BUSl与虚拟总线DBUSl之间的容量的差异随着和相应的线耦合的扩散层的总面积一起増加。结合上面的描述，日本未审专利申请公布No. Hei 7 (1995)-254650公开了与动态半导体存储器件相关的技术。日本未审专利申请公布No. Hei 7(1995)-254650中的动态半导体存储器件包括多个动态存储器単元、多条位线、多条字线以及读出放大器块。在该构造中，动态存储器单元被ニ维地进行布置。位线与这些存储器単元通信信息。字线被布置为穿越这些位线，并且选择用于将信息提取到位线的存储器单元。在读出放大器块中的每ー个中布置耦合到位线的读出放大器和均衡位线的均衡器电路，以便于检测和放大提取到位线的存储器单元中的信息。在动态半导体存储器件中，多个读出放大器块被布置为在位线的方向上彼此相邻。下述位线与不同于构造该位线的布线层的布线层耦合，其中在所述位线与要耦合的给定读出放大器块之间存在有另ー读出放大器块。该布线层穿过另ー读出放大器，并且耦合到给定的读出放大器块。而且，日本专利No. 3004177公开了与半导体集成电路器件相关的技木。日本专利No. 3004177的半导体集成电路器件包括均具有第一电路元件的列栅极和均具有第二电路元件的读出电路。在该示例中，第一和第二电路元件彼此集成在同一图案中。在半导体集成电路器件中，列栅极中的每ー个至少包括布置在半导体衬底的元件区域中的第一晶体管作为第一电路元件。读出电路中的每ー个至少包括与布置在元件区域中的第一晶体管具有公共节点的第二晶体管作为第二电路元件。
而且，日本未审专利申请公布No. 2004-348934公开了与存储器单元相关的技术。日本未审专利申请公布No. 2004-348934的存储器単元包括第一晶体管和磁阻元件。在该示例中，第一晶体管包括第一栅极、作为其除了第一栅极之外的ー个端子的第一端子以及作为其另一端子的第二端子。磁阻元件具有其磁化方向根据存储的数据而反转的自发磁化，并且包括作为其ー个端子的第三端子和作为其另一端子的第四端子。第一端子耦合到第一位线。第二端子耦合到第二位线。第一栅极耦合到第一字线。第三端子耦合到第二字线。第四端子耦合到第二端子。

发明内容
当在现有技术中共享从读出放大器提取到总线的列选择晶体管的扩散层时，互补总线之间的容量由于耦合到总线T/B(真/反(Bar))的列选择晶体管的扩散层之间的容量的差异而失衡。结果，在存储器単元中的用于读取信息的读取操作期间，由于通过小幅度的模拟操作来进行从位线的总线驱动，因此可能的是，在放大总线时由于上述失衡容量导致在总线的放大操作中发生故障。因此，需要均衡在互补的总线中寄生的选择晶体管的扩散 层容量。在下面，将通过使用在“具体实施方式
”中使用的附图标记来描述对于上述问题的解决方案。使用这些附图标记以便于澄清“权利要求”与“具体实施方式
”中的限定之间的对应关系。然而，这些附图标记不必用于解释在“权利要求”中限定的本发明的技术范围。根据本发明的方面，一种半导体集成电路器件包括布线对(BUS1, DBUS1)、第一晶体管组(DQiTl)、第二晶体管组(DQiT2)、第一扩散层组和第二扩散层组。在该示例中，第一晶体管组(DQiTl)具有与布线对中的一条(BUSl)耦合的源极或漏扱。第二晶体管组(DQiT2)具有与该布线对中的另一条(DBUSl)耦合的源极或漏扱。以第一晶体管组(DQiTl)形成第一扩散层组。以第二晶体管组(DQiT2)形成第二扩散层组。第一扩散层组配备有第一公共扩散层组。在该示例中，第一公共扩散层组包括第一晶体管组(DQiTl)，并且也由共享源极或漏极的多个晶体管(DQiTl)来形成。第二扩散层组配备有第二公共扩散层组。在该示例中，第二公共扩散层组包括第二晶体管组(DQiT2)，并且也由共享源极或漏极的多个晶体管(DQiT2)来形成。布线对中的一条(BUSl)的第一容性负载与该布线对中的另一条(DBUSl)的第二容性负载平衡。根据本发明的另一方面，半导体存储器件包括布线对(BUS1、DBUS1)、第一块(例如，DQlTl至DQ4T1以及DQ1T2至DQ4T2等等)以及第ニ块(例如，DQ5T1至DQ8T1和DQ5T2至DQ8T2等等)。在该示例中，第一块(例如，DQlTl至DQ4T1以及DQ1T2至DQ4T2等等)包括通过第一布线耦合到布线对(BUS1、DBUS1)中的任何一条(例如，BUS1)的多个元件(例如，DQlTl和DQ2T1)。第二块(例如，DQ5T1至DQ8T1和DQ5T2至DQ8T2等等)包括通过第ニ布线耦合到布线对(BUS1，DBUS1)中的任何一条的多个元件。第二块被布置为与第一块相邻。第二块中的多个元件与第一块中的多个元件相同。耦合到布线对中的一条的第一布线的数目与第二布线的数目不同。根据本发明的方面，本发明的半导体存储器件，作为耦合到列选择开关的总线对(T/B)的耦合目的地的扩散层组被交替地布置或交错。结果，在放大列选择信号时，使总线对中的扩散层容量的分布变得平坦。因此，能够实现列选择的信号中稳定的放大操作。


图I是示出一般的半导体存储器件中的开放位线读出放大器的半导体布局的布局图；图2是示出图I的简化布局图中的读出放大器中与总线信号、虚拟总线信号和列选择信号相关的布线的框图；图3是示意性地示出图2中的第一读出放大器电路的内部构造的方框电路图；图4A是示出从图I的半导体存储器件中提取的第一至第四读出放大器电路中与第一至第四传送电路相关部分的电路图；图4B是示出根据图4A的电路图的半导体布局的平面图；图4C是示出在其中通过使部分晶体管的扩散层共有化来改进图4B的半导体布局 的半导体布局的平面图；图5A是示出根据本发明的第一实施例的半导体集成电路器件的半导体布局的平面图；图5B是示出通过图5A的半导体布局实现的电路的构造的电路图；图6是示出根据本发明的第二实施例的半导体集成电路器件的半导体布局的平面图；图7是示出根据本发明的第三实施例的半导体集成电路器件的半导体布局的平面图；图8是示出根据本发明的第四实施例的半导体集成电路器件的半导体布局的平面图；图9是示出根据本发明的第五实施例的半导体集成电路器件的半导体布局的平面图；以及图10是示出根据本发明的第六实施例的半导体集成电路器件的半导体布局的平面图。
具体实施例方式将在下面參考附图描述根据本发明实施半导体集成电路器件的模式。第一实施例图5A是示出根据本发明的第一实施例的半导体集成电路器件的半导体布局的平面图。图5B是示出通过图5A的半导体布局实现的电路的构造的电路图。首先，将描述图5B的电路图。图5B的电路图等价于现有技术所描述的图4A的电路图中的两个的组合。将描述图5B的电路图中的构造元件。图5B的电路包括第一至第八传送电路DQl至DQ8、第一至第八列选择信号线YSWl至YSW8、总线BUSl、虚拟总线DBUSl、第一至第四位线BLl至BL4以及第一至第四虚拟位线DBLl至DBL4。第一传送电路DQl包括第一晶体管DQlTl和第二晶体管DQ1T2。同样地，第二至第八传送电路DQ2至DQ8也分别包括第一晶体管DQ2T1至DQ8T1以及第二晶体管DQ8T1至DQ8T2。
将描述图5B的电路中的构成元件的耦合关系。第一列选择信号线YSWl公共地耦合到第一传送电路DQ中的第一和第二晶体管DQlTl和DQ1T2的栅极。第一传送电路DQl中的第一晶体管DQlTl的源极和漏极中的一个耦合到第一位线BLl。第一传送电路DQl中的第一晶体管DQlTl的源极和漏极中的另ー个耦合到第一总线BUS1。第一传送电路DQl中的第二晶体管DQ1T2的源极和漏极中的一个耦合到第一虚拟位线DBLl。第一传送电路DQl中的第二晶体管DQ1T2的源极和漏极中的另ー个耦合到第一虚拟位线DBUSl。同样地，第二至第八列选择信号线YSW2至YSW8公共地分别耦合到第二至第八传送电路DQ2至DQ8中的第一和第二晶体管DQ2T1至DQ8T1和DQ2T2至DQ8T2。第二至第八传送电路DQ2至DQ8中的第一晶体管DQ2T1至DQ8T1的源极和漏极中的一个分别耦合到第ニ至第四位线BL2至BL4。第二至第八传送电路DQ2至DQ8中的第一晶体管DQ2T1至DQ8T1的源极和漏极中的另ー个分别耦合到总线BUS1。第二至第八传送电路DQ2至DQ8中的第ニ晶体管DQ2T2至DQ8T2的源极和漏极中的一个分别耦合到第二至第八虚拟位线DBL2至DBL4。第二至第八传送电路DQ2至DQ8中的第二晶体管DQ2T2至DQ8T2的源极和漏极中的另ー个分别耦合到第一虚拟位线DBUSl。接下来，将描述图5A的平面图。图5A的平面图示出了对应于图5B的电路的半导体布局，并且还示出了第一至第四存储器单元阵列MCAl至MCA4。将描述在图5A中不出的对应于图5B的电路的半导体布局的构成兀件。图5A的半导体布局包括第一至第八扩散层DLl至DL8、第一至第四公共扩散层⑶LI至⑶L4、第一至第八列选择信号线YSWl至YSW8、总线BUS1、虚拟位线DBUS1、第一至第四位线BLl至BL4和第一至第四虚拟位线DBLl至DBL4。在第一传送电路DQl中，由第二晶体管DQ1T2形成第一扩散层DLl。在图5A中，在第一传送电路DQl中，第二晶体管DQ1T2的栅极部分被表示为第二晶体管DQ1T2。在该栅极部分的两侧扩展的第一扩散层DLl的右端和左端的区域用作第一传送电路DQ I中的第二晶体管的源极和漏扱。同样地，在第二至第四传送电路DQ2至DQ4中，第二至第四扩散层DL2至DL4分别由第二晶体管DQ2T2至DQ4T2形成。在图5A中，在第二至第四传送电路DQ2至DQ4中，第ニ晶体管DQ2T2至DQ2T4的栅极部分被分别表示为第二晶体管DQ1T2至DQ2T4。在该栅极部分的两侧扩展的第二至第四扩散层DL2至DL4的右端和左端的区域分别用作第二至第四传送电路DQ2至DQ4中的第二晶体管DQ2T2至DQ4T2的源极和漏极。而且,在第五传送电路DQ5中，第五扩散层DL5由第一晶体管DQ5T1来形成。在图5A中，在第五传送电路DQ5中，第一晶体管DQ5T1的栅极部分被表不为第一晶体管DQ5T1。在该栅极部分的两侧扩展的第五扩散层DL5的右端和左端的区域用作第五传送电路DQ5中的第一晶体管DQ5T1的源极和漏极。同样地，在第六至第八传送电路DQ6至DQ8中，第六至第八扩散层DL6至DL8分别由第一晶体管DQ6T1至DQ8T1形成。在图5A中，在第六至第八传送电路DQ6至DQ8中，第一晶体管DQ6T1至DQ8T的栅极部分被分别表示为第一晶体管DQ6T1至DQ8T1。在这些栅极部分的两侧扩展的第六至第八扩散层DL6至DL8的右端和左端的区域分别用作第六至第八传送电路DQ6至DQ8中的第一晶体管DQ6T1至DQ8T1的源极和漏极。第一和第二传送电路DQl和DQ2中的第一晶体管DQlTl和DQ2T1分别形成在第一、公共扩散层CDLl的左侧和右侧上。在图5A中，指示了形成在左侧和右侧的相应的栅极部分，作为第一和第二传送电路DQl和DQ2中的第一晶体管DQlTl和DQ2T1。第一公共扩散层⑶LI被这些左和右栅极部分划分为三部分。图5A中的第一公共扩散层⑶LI的左侧区域与第一位线BL I稱合,并且该区域表不在图5B中描述的第一传送电路DQl中的第一晶体管DQlTl的源极和漏极中的ー个。图5A中的第一公共扩散层⑶LI的右侧区域与第一位线BL2耦合，并且该区域表示在图5B中描述的第一传送电路DQ2中的第一晶体管DQ2T1的源极和漏极中的ー个。插入在这些栅极部分之间的第一公共扩散层CDLl的中央区域与第一总线BUSl耦合。该中央区域用作參考图5B描述的第一传送电路DQl中的第一晶体管DQlTl的源极和漏极中的另ー个，同时用作第二传送电路DQ2中的第一晶体管DQ2T1的源极和漏极中的另ー个。即，插入在这两个栅极部分之间的中央区域表示由第一和第二传送电路DQl和DQ2中的第一晶体管DQlTl和DQ2T1共享的源极或漏极。同样地，第三和第四传送电路DQ3和DQ4中的第一晶体管DQ3T1和DQ4T1分别形成在第二公共扩散层DCDL2的左侧和右侧上。在图5A中，指示了形成在左侧和右侧的相应的栅极部分，作为第三和第四传送电路DQ3和DQ4中的第一晶体管DQ3T1和DQ4T1。第二公共扩散层CDL2被这些左侧和右侧栅极部分分为三部分。图5A中的第二公共扩散层CDL2、的左侧区域与第三位线BL3耦合，并且该区域表示在图5B中描述的第三传送电路DQ3中的第一晶体管DQ3T1的源极和漏极中的ー个。图5A中的第二公共扩散层CDL2的右侧区域与第四位线BL4耦合，并且该区域表示在图5B中描述的第四传送电路DQ4中的第一晶体管DQ4T1的源极和漏极中的ー个。插入在这些栅极部分之间的第二公共扩散层⑶L2的中央区域与总线BUSl耦合。该中央区域用作參考图5B描述的第三传送电路DQ3中的第一晶体管DQ3T1的源极和漏极中的另ー个，同时用作第四传送电路DQ4中的第一晶体管DQ4T1的源极和漏极中的另ー个。即，插入在这两个栅极部分之间的中央区域表示由第三和第四传送电路DQ3和DQ4中的第一晶体管DQ3T1和DQ4T1共享的源极或漏极。而且，第五和第六传送电路DQ5和DQ6中的第二晶体管DQ5T2和DQ6T2分别形成在第三公共扩散层⑶L3的左侧和右侧上。在图5A中，作为第五和第六传送电路DQ5和DQ6中的第二晶体管DQ5T2和DQ6T2，指示了形成在左侧和右侧上的相应的栅极部分。第三公共扩散层CDL3被这些左侧和右侧栅极部分划分为三部分。图5A中的第三公共扩散层CDL3的左侧区域与第一虚拟位线DBLl耦合，并且该区域表示在图5B中描述的第五传送电路DQ5中的第二晶体管DQ5T2的源极和漏极中的ー个。图5A中的第三公共扩散层CDL3的右侧区域与第二虚拟位线DBL2耦合，并且该区域表示在图5B中描述的第六传送电路DQ6中的第ニ晶体管DQ6T2的源极和漏极中的ー个。插入在这些栅极部分之间的第三公共扩散层CDL3的中央区域与虚拟位线DBUSl耦合。该中央区域用作參考图5B描述的第五传送电路DQ5中的第二晶体管DQ5T2的源极和漏极中的另ー个，同时用作第六传送电路DQ6中的第二晶体管DQ6T2的源极和漏极中的另ー个。即，插入在这两个栅极部分之间的中央区域表示由第五和第六传送电路DQ5和DQ6中的第二晶体管DQ5T2和DQ6T2共享的源极或漏极。同样地，第七和第八传送电路DQ7和DQ8中的第二晶体管DQ7T2和DQ8T2分别形成在第四公共扩散层CDL4的左侧和右侧上。在图5A中，指示了形成在左侧和右侧的相应栅极部分，作为第七和第八传送电路DQ7和DQ8中的第二晶体管DQ7T2和DQ8T2。第四公共扩散层⑶L4由这些左侧和右侧栅极部分划分为三部分。图5A中的第四公共扩散层⑶L4的左侧区域与第三虚拟位线DBL3耦合，并且该区域表示在图5B中描述的第七传送电路DQ7中的第二晶体管DQ7T2的源极和漏极中的ー个。图5A中的第四公共扩散层CDL4的右侧区域与第四虚拟位线DBL4耦合，并且该区域表示在图5B中描述的第八传送电路DQ8中的第ニ晶体管DQ8T2的源极和漏极中的ー个。插入在这些栅极部分之间的第四公共扩散层CDL4的中央区域与虚拟总线DBUSl耦合。该中央区域用作參考图5B描述的第七传送电路DQ7中的第二晶体管DQ7T2的源极和漏极中的另ー个，同时用作第八传送电路DQ8中的第二晶体管DQ8T2的源极和漏极中的另ー个。即，插入在这两个栅极部分之间的中央区域表示由第七和第八传送电路DQ7和DQ8中的第二晶体管DQ7T2和DQ8T2共享的源极或漏极。因此，在图4中示出的现有技术中使用的两个扩散层被替换为图5A中所示的公共扩散层，从而使得能够节省电路面积。即，在图5A的示例中，电路面积能够节省传送电路中的两倍的源极或漏极的宽度，和两倍的扩散层之间的距离。将描述图5A的半导体布局中的构成元件的位置关系和耦合关系。第一公共扩散 层⑶LI在图5A的横向方向上布置在第一和第二扩散层DLl和DL2之间。同样地，第二公共扩散层⑶L2在图5A的横向方向上布置在第三和第四扩散层DL3和DL4之间。具有第一扩散层DLl、第一公共扩散层CDLl和第二扩散层DL2的第一块与具有第三扩散层DL3、第二公共扩散层CDLl和第四扩散层DL4的第二块在图5A的纵向方向上对齐。第一块和第二块在图5A的横向方向上布置在第一和第二存储器单元阵列MCAl和MCA2之间。第三公共扩散层⑶L3在图5A的横向方向上布置在第五和第六扩散层DL5和DL6之间。同样地，第四公共扩散层⑶L4在图5A的横向方向上布置在第七和第八扩散层DL7和DL8之间。具有第五扩散层DL5、第三公共扩散层⑶L3和第六扩散层DL6的第三块与具有第七扩散层DL7、第四公共扩散层CDL4和第八扩散层DL8的第四块在图5A的纵向方向上对齐。第三块和第四块在图5A的横向方向上布置在第三和第四存储器单元阵列MCA3和MCA4之间。換言之，当关注第一和第三公共扩散层⑶LI和⑶L3吋，第一存储器单元阵列MCA1、第一扩散层DL1、第一公共扩散层⑶LI、第二扩散层DL2、第二存储器单元阵列MCA2、第三存储器单元阵列MCA3、第五扩散层DL5、第三公共扩散层⑶L3、第六扩散层DL6和第四存储器单元阵列MCA4按照所述的顺序在ー个方向上对齐。同样地，当关注第二和第四公共扩散层⑶L2和⑶L4时，第一存储器单元阵列MCAl、第三扩散层DL3、第二公共扩散层⑶L2、第四扩散层DL4、第二存储器单元阵列MCA2、第三存储器单元阵列MCA3、第七扩散层DL7、第四公共扩散层CDL4、第八扩散层DL8和第四存储器单元阵列MCA4按照所述的顺序在ー个方向上对齐。第一列选择信号线YSWl耦合到第一扩散层DLl的栅极部分和第一公共扩散层CDLl的左侧栅极部分。第二列选择信号线YSW2耦合到第二扩散层DL2的栅极部分和第一公共扩散层CDLl的右侧栅极部分。第三列选择信号线YSW3耦合到第三扩散层DL3的栅极部分和第二公共扩散层CDL2的左侧栅极部分。第四列选择信号线YSW4耦合到第四扩散层DL4的栅极部分和第二公共扩散层CDL2的右侧栅极部分。第五列选择信号线YSW5耦合到第五扩散层DL5的栅极部分和第三公共扩散层CDL3的左侧栅极部分。第六列选择信号线YSW6耦合到第六扩散层DL5的栅极部分和第三公共扩散层CDL3的右侧栅极部分。第七列选择信号线YSW7耦合到第七扩散层DL7的栅极部分和第四列扩散层CDL4的左侧栅极部分。第八列选择信号线YSW8耦合到第八扩散层DL8的栅极部分和第四公共扩散层CDL4的右侧栅极部分。总线BUS I耦合到上述第一和第二公共扩散层⑶LI和⑶L2的相应的中央区域、第五和第七扩散层DL5和DL7的相应的左侧区域以及第六和第八扩散层DL6和DL8的相应的右侧区域。虚拟总线DBUS I耦合到上述第三和第四公共扩散层CDL3和CDL4的相应的中央区域、第一和第三扩散层DLl和DL3的相应的左侧区域以及第二和第四扩散层DL2和DL4的相应的右侧区域。第一位线BLl耦合到上述第一公共扩散层⑶LI的左侧区域、第五扩散层DL5的右侧区域以及第一和第三存储器单元阵列MCAl和MCA3。第二位线BL2耦合到上述第一公共扩散层CDLl的右侧区域、第六扩散层DL6的左侧区域以及第一和第三存储器单元阵列MCAl和MCA3。第三位线BL3耦合到上述第二公共扩散层⑶L2的左侧区域、第七扩散层DL7的右侧区域以及第一和第三存储器单元阵列MCAl和MCA3。第四位线BL4耦合到上述第二公共扩散层CDL2的右侧区域、第八扩散层DL8的左侧区域以及第一和第三存储器单元阵列MCAl 和 MCA3。第一虚拟位线DBLl耦合到上述第三公共扩散层⑶L3的左侧区域、第一扩散层DLl的右侧区域以及第二和第四存储器单元阵列MCA2和MCA4。第二虚拟位线DBL2耦合到上述第三公共扩散层CDL3的右侧区域、第二扩散层DL2的左侧区域以及第二和第四存储器単元阵列MCA2和MCA4。第三虚拟位线DBL3耦合到上述第四公共扩散层⑶L4的左侧区域、第三扩散层DL3的右侧区域以及第二和第四存储器单元阵列MCA2和MCA4。第四虚拟位线DBL4耦合到上述第四公共扩散层CDL4的右侧区域、第四扩散层DL4的左侧区域以及第二和第四存储器单元阵列MCA2和MCA4。将描述根据本发明的第一实施例的半导体集成电路器件的操作。即使半导体布局从图4A中所示的现有技术改变为本实施例，半导体集成电路器件也用作动态半导体存储器件而没有任何改变。另外，该实施例具有下述优点耦合到总线BUSl和虚拟总线DBUSl的各种扩散层的总面积相等。因此,在施加在相应的线上的容性负载方面，总线BUSl和虚拟总线DBUSl彼此平衡。因此，根据该实施例，能够同时实现节省电路面积，从而节省制造成本并且平衡成对布线上的容性负载。现在，关注图5A中所示的半导体布局的反対称性。在图5A中所示的半导体布局中，与第一和第二存储器单元阵列MCAl和MCA2相关的部分被称为“第一块”。同样地，在图5A中所示的半导体布局中，与第三和第四存储器单元阵列MCA3和MCA4相关的部分被称为“第二块”。即，第一块包括第一和第二存储器单元阵列MCAl和MCA2、第一至第四传送电路DQl至DQ4、第一至第四列选择信号线YSWl至YSW4、八个晶体管DQ1T1、DQ1T2、DQ2T1、DQ2T2、DQ3T1、DQ3T2、DQ4T1和DQ4T2以及将这些组件彼此耦合的相应的布线。同样地，第ニ块包括第三和第四存储器单元阵列MCA3和MCA4、第五至第八传送电路DQ5至DQ8、第五至第八列选择信号线YSW5至YSW8、八个晶体管DQ5T1、DQ5T2、DQ6T1、DQ6T2、DQ7T1、DQ7T2、DQ8T1和DQ8T2以及将这些组件彼此耦合的相应的布线。在该情况下，将总线BUSl与第一块耦合的布线被称为“第一布线”。同样地，将总线BUSl与第二块耦合的布线被称为“第二布线”。第一布线将总线BUSl与四个晶体管DQlTl、DQ2T1、DQ3T1和DQ4T1耦合。由于这四个晶体管形成在两个公共扩散层CDLl和CDL2中，因此第一布线的总数为ニ。第二布线将总线BUSl与四个晶体管DQ5T1、DQ6T1、DQ7T1和DQ8T1耦合。由于这四个晶体管形成在相应的四个扩散层DL5至DL8中，因此第二布线的总数为四。而且，将虚拟总线DBUSl与第一块耦合的布线被称为“第三布线”。同样地，将总线BUSl与第二块耦合的布线被称为“第四布线”。第三布线将虚拟总线DBUSl与四个晶体管DQ1T2、DQ2T2、DQ3T2和DQ4T2耦合。由于这四个晶体管形成在相应的四个扩散层DLl至DL4中，因此第三布线的总数为四。第四布线将虚拟总线DBUSl与四个晶体管DQ5T2、DQ6T2、DQ7T2和DQ8T2耦合。由于这四个晶体管形成在两个公共扩散层CDL3和CDL4中，因此第四布线的总数为ニ。因此，第三布线和第四布线的数目彼此不同。因此，在根据图5A中所示的该实施例的半导体布局中，将第一块和第二块与总线BUSl和虚拟总线DBUSl耦合的第一至第四布线的总数具有反对称关系。換言之，在根据该实施例的半导体集成电路中，具有反对称关系的布线的两个块组合在一起成为ー个组成单元，从而消除了互补总线之间的电容失衡。在该情况下，大量组成单元组合在一起，从而使 得能够形成大容量存储器件。第二实施例图6是示出根据本发明的第二实施例的半导体集成电路器件的半导体布局的平面图。通过图6的半导体布局实现的电路与图5B中所示的本发明的第一实施例相同，并且因此将省略其详细描述。图6的半导体布局等价于根据图5A中所示的本发明的第一实施例的半导体布局进行了如下的修改。即，在相应的第三至第六传送电路DQ3至DQ6中的第一和第二晶体管DQ3T1至DQ6T1和DQ3T2至DQ6T2的位置被相互替换。作为示例，将更详细地描述第三传送电路DQ3中的第一和第二晶体管DQ3T1和DQ3T2的位置替换。在第一实施例中，第三传送电路DQ3中的第一晶体管DQ3T1形成在第ニ公共扩散层⑶L2的左側。同样地，在第一实施例中，第三传送电路DQ3中的第二晶体管DQ3T2形成在第三扩散层DL3中。然而，在本实施例中，第三传送电路DQ3中的第一晶体管DQ3T1形成在第三扩散层DL3中。同样地，第二晶体管DQ3T2形成在第二公共扩散层⑶L2的左側。利用该改变，在该实施例中，与根据本发明的第一实施例的情况相比，还改变了第三传送电路DQ3中的第一晶体管DQ3T1的源极和漏极中的ー个与第三位线BL3的耦合。即，在第一实施例中耦合到第二公共扩散层CDL2的左侧的第三位线BL3在本实施例中耦合到第三扩散层DL3的右側。同样地，还改变了第三传送电路DQ3中的第二晶体管DQ3T2的源极和漏极中的一个与第三位线BL3的耦合。即，在第一实施例中耦合到第三扩散层DL3的右侧的第三虚拟位线DBL3在本实施例中耦合到第二公共扩散层的左側。此外，利用这些改变，在本实施例中，与本发明的第一实施例相比，还改变了第三传送电路DQ3与总线BUSl的耦合。即，在本发明的第一实施例中耦合到第二公共扩散层CDL2的中央部分的总线BUSl在本实施例中耦合到第三扩散层DL3的左側。同样地，利用这些改变，在本实施例中，与本发明的第一实施例相比，还改变了第三传送电路DQ3与虚拟总线DBUSl的耦合。即，在本发明的第一实施例中耦合到第三公共扩散层DL3的左侧的虚拟总线DBUSl在本实施例中耦合到第二公共扩散层CDL2的中央部分。即使第三列选择信号线YSW3的两端的耦合目的地被替换为另外的耦合目的地，也没有改变其形状和布置。如上述第三传送电路DQ3那样,在本实施例中，与本发明的第一实施例相比，改变了相应的第四至第六传送电路DQ4至DQ6中的第一和第二晶体管DQ4T1至DQ6T1和DQ4T2至DQ6T2的位置。而且，利用这些改变，在本实施例中，与本发明的第一实施例相比，还改变了第四至第六位线BL4至BL6、第四至第六虚拟位线DBL4至DBL6、总线BUSl以及虚拟总线DBUSl的耦合位置。根据该实施例的半导体集成电路器件的其它构成元件、耦合关系和操作与本发明的第一实施例中的相同，并且因此将省略其详细描述。根据该实施例，除了在本发明的第一实施例中获得的优点之外，还能够获得下述、优点。參考图6，第一和第二存储器单元阵列MCAl和MCA2、第一至第四传送电路DQl至DQ4以及与这些构成元件相关的布线被称为“第一构成单元”。同样地，第三和第四存储器単元阵列MCA3和MCA4、第五至第八传送电路DQ5至DQ8以及与这些构成元件相关的布线被称为“第二构成单元”。在该情况下，第一和第二构成单元在构造上彼此完全相同。因此，根据该实施例的半导体布局能够仅通过将多个第一或第二构成单元组合在一起来扩展到任何尺寸。然而，从不同的视点来看，根据本实施例的半导体集成电路器件也具有与本发明的第一实施例相同的反対称性。S卩，在第一构成单元当中，与四个晶体管DQ1T1、DQ 1T2、DQ2T1和DQ2T2相关的部分被作为第一块。而且，与四个晶体管DQ3T1、DQ3T2、DQ4T1和DQ4T2相关的部分被作为第二块。在该情况下，作为将总线BUSl与第一块稱合的第一布线,仅存在稱合到ー个公共扩散层CDLl的一条布线。而且，作为将总线BUSl与第二块耦合的第二布线，存在耦合到两个扩散层DLl和DL2的两条布线。因此，第一布线和第二布线的数目彼此不同。同样地，作为将虚拟总线DBUSl与第一块耦合的第三布线，存在耦合到两个扩散层DL3和DL4的两条布线。而且，作为将虚拟总线DBUSl与第二块耦合的第四布线，仅存在耦合到ー个公共扩散层⑶L2的一条布线。因此，第三布线和第四布线的数目彼此不同。因此，即使在图6中所示的半导体布局中，将第一块和第二块耦合到总线BUS和虚拟总线DBUSl的第一至第四布线的总数具有反对称关系。因此，即使在该实施例中，也能够获得与本发明的第一实施例相同的优点。第三实施例图7是示出根据本发明的第三实施例的半导体集成电路器件的半导体布局的平面图。通过图7的半导体布局实现的电路与图5B中所示的本发明的第一实施例相同，并且因此将省略详细的描述。图7的半导体布局等价于根据图5A中所示的本发明的第一实施例的半导体布局进行了如下的修改。即，在图5A中，诸如第一和第三扩散层DLl和DL3或者第二和第四扩散层DL2和DL4的在纵向方向上对齐的两个扩散层被共享且改变为ー个公共扩散层。而且，參考图5A，诸如第一和第二公共扩散层CDLl和CDL2的在纵向方向上对齐的两个公共扩散层被进ー步共享且改变为ー个公共扩散层。
作为第一示例，将更详细地描述通过共享图5A中的第一和第四扩散层DLl和DL4获得的图7中的第一公共扩散层CDL1。在图5A中形成在第一扩散层DLl中的第一传送电路DQl中的第二晶体管DQ1T2在图7中形成在第一公共扩散层⑶LI中。此外，在图5A中形成在第三扩散层DL3中的第三传送电路DQ3中的第二晶体管DQ3T2在图7中形成在第一公共扩散层CDLl中。在该示例中，第一传送电路DQl中的第二晶体管DQ1T2的栅极部分是L形的。在图7中，该L形的栅极部分的一端从第一公共扩散层⑶LI向上突出。而且，在图7中，该L形的栅极部分的另一端从第一公共扩散层CDLl向右突出。结果，通过该L形的栅极部分隔离图7中的第一公共扩散层⑶LI的右上区域。该右上区域用作第一传送电路DQl中的第二晶体管DQ1T2的源极和漏极中的ー个，并且与第一虚拟位线DBLl耦合。 同样地，第三传送电路DQ3中的第二晶体管DQ3T2的栅极部分也是L形的。在图7中，该L形的栅极部分的一端从第一公共扩散层⑶LI向下突出。而且，在图7中，该L形的栅极部分的另一端从第一公共扩散层CDLl向右突出。结果，通过该L形的栅极部分隔离图7中的第一公共扩散层⑶LI的右下区域。该右下区域用作第三传送电路DQ3中的第二晶体管DQ3T2的源极和漏极中的ー个，并且与第三虚拟位线DBL3耦合。第一公共扩散层⑶LI的另外的区域用作第一传送电路DQl中的第二晶体管DQ1T2的源极和漏极中的另ー个。第一公共扩散层⑶LI的该另外的区域也用作第三传送电路DQ3中的第二晶体管DQ3T2的源极和漏极中的另ー个。该区域被称为“公共区域”。该公共区域与虚拟位线DBUSl耦合。如上述第一示例一祥，共享图5A中的第二和第四扩散层DL2和DL4以获得图7中的第三公共扩散层⑶L3。共享图5A中的第五和第七扩散层DL5和DL7以获得图7中的第四公共扩散层CDL4。共享图5A中的第六和第八扩散层DL6和DL8以获得图7中的第六公共扩散层⑶L6。如第一公共扩散层⑶LI那样，第三公共扩散层⑶L3的公共区域与虚拟位线DBUSl耦合。另ー方面，第四和第六公共扩散层CDL4和CDL6的相应的公共区域与总线BUSl耦合。作为第二示例，将详细地描述通过共享图5A中的第一和第二公共扩散层⑶LI和CDL2获得的图7的第二公共扩散层CDL2。在图5A中形成在第一公共扩散层CDLl中的相应的第一和第二传送电路DQl和DQ2中的第一晶体管DQlTl和DQ2T1在图7中形成在第二公共扩散层CDL2中。此外，在图5A中形成在第二公共扩散层CDL2中的相应的第三和第四传送电路DQ3和DQ4中的第一晶体管DQ3T1和DQ4T1也在图7中形成在第二公共扩散层⑶L2中。在该示例中，第一传送电路DQl中的第一晶体管DQlTl的栅极部分是L形的。在图7中，该L形的栅极部分的一端从第二公共扩散层⑶L2向上突出。而且，在图7中，该L形的栅极部分的另一端从第二公共扩散层CDL2向右突出。结果，通过该L形的栅极部分隔离图7中的第二公共扩散层⑶L2的左上区域。该左上区域用作第一传送电路DQl中的第一晶体管DQlTl的源极和漏极中的ー个，并且与第一位线BLl耦合。
同样地，第二传送电路DQ2中的第一晶体管DQ2T1的栅极部分也是L形的。在图7中，该L形的栅极部分的一端从第二公共扩散层⑶L2向上突出。而且，在图7中，该L形的栅极部分的另一端从第二公共扩散层CDL2向右突出。结果，通过该L形的栅极部分隔离图7中的第二公共扩散层⑶L2的右上区域。该右上区域用作第二传送电路DQ2中的第一晶体管DQ2T1的源极和漏极中的ー个，并且与第二位线BL2耦合。同样地，第三传送电路DQ3中的第一晶体管DQ3T1的栅极部分是L形的。在图7中，该L形的栅极部分的一端从第二公共扩散层CDL2向下突出。而且，在图7中，该L形的栅极部分的另一端从第二公共扩散层CDL2向左突出。结果，通过该L形的栅极部分隔离图7中的第二公共扩散层⑶L2的左下区域。该左下区域用作第三传送电路DQ3中的第一晶体管DQ3T1的源极和漏极中的ー个，并且与第三位线BL3耦合。 同样地，第四传送电路DQ4中的第一晶体管DQ4T1的栅极部分也是L形的。在图7中，该L形的栅极部分的一端从第二公共扩散层⑶L2向下突出。而且，在图7中，该L形的栅极部分的另一端从第二公共扩散层CDL2向右突出。结果，通过该L形的栅极部分隔离图7中的第二公共扩散层⑶L2的右下区域。该右下区域用作第四传送电路DQ4中的第一晶体管DQ4T1的源极和漏极中的ー个，并且与第四位线BL4耦合。第二公共扩散层⑶L2的另外的区域用作第一传送电路DQl中的第一晶体管DQlTl的源极和漏极中的另ー个。该区域还同时用作第二至第四传送电路DQ2至DQ4中的相应的第一晶体管DQ2T1至DQ4T1的源极和漏极中的另ー个。该区域被称为“公共区域”。该公共区域与总线BUSl耦合。如上述第二示例一祥，共享图5A中的第三和第四公共扩散层⑶L3和⑶L4以获得图7中的第五公共扩散层⑶L5。第五公共扩散层⑶L5的公共区域与虚拟总线DBUSl耦合，而不是与耦合到第二公共扩散层CDL2的公共区域的总线BUSl耦合。根据该实施例的半导体集成电路器件的其它构成元件、耦合关系和操作与本发明的第一实施例中的相同，并且因此将省略其详细描述。根据本实施例，除了本发明的第一实施例中获得的优点以外，还能够获得下述优点。即，不仅在图5A和7中的横向方向而且在纵向方向上共享扩散层，从而使得能够进ー步减少电路面积。在该情况下引入了 L形的晶体管以确保电路的操作。与本发明的第一实施例一祥，根据该实施例的半导体集成电路器件具有反对称性。类似地，在该实施例中，假设以与本发明的第一实施例相同的方式来定义第一块和第二块。在该示例中，仅提供一条将总线BUSl与第一块耦合的第一布线，其耦合到ー个公共扩散层CDL2。而且仅提供两条将总线BUSl与第二块耦合的第二布线，其耦合到两个公共扩散层CDL4和CDL6。此外，仅提供了两条将虚拟总线DBUSl与第一块耦合的第三布线，其耦合到两个公共扩散层CDLl和CDL3。而且，仅提供了一条将虚拟总线DBUSl与第二块耦合的第四布线，其耦合到ー个公共扩散层CDL5。因此，第一布线和第二布线的数目彼此不同。同样地，第三布线和第四布线的数目彼此不同。即，在根据图7中所示的本实施例的半导体布局中，将第一块和第二块与总线BUSl和虚拟总线DBUSl耦合的第一至第四布线的总数具有反对称关系。因此，即使该实施例也获得了与本发明的第一实施例相同的优点。第四实施例图8是示出根据本发明的第四实施例的半导体集成电路器件的半导体布局的平面图。通过图8的半导体布局实现的电路与图5B中所示的本发明的第一实施例相同，并且因此将省略其详细描述。本发明的第一至第三实施例涉及所谓的开放位线系统的读出放大器。另ー方面，该实施例涉及所谓的折叠位线系统的读出放大器。因此，在本发明的第一至第三实施例中，总共最多两条位线或虚拟位线耦合到一个存储器单元阵列。另ー方面，在该实施例中，总共最多四条位线或虚拟位线耦合到一个存储器单元阵列。而且，在本发明的第一至第三实施例中，两个相邻的存储器单元阵列布置在两个扩散层或两个公共扩散层之间。另ー方面，在该实施例中，布置在两个公共扩散层之间的存储器单元阵列的数目为ー个。根据图8中所示的本实施例的半导体布局等价于根据图7中所示的本发明的第二 实施例的半导体布局进行了如下的修改。即，如上所述，图7中的相邻的第二和第三存储器单元阵列MCA2和MCA3被替换为图8中的一个存储器单元阵列MCA2。在该变化的情况下，假设图7中的第四存储器单元阵列MCA4是图8中的第三存储器单元阵列MCA3。此外，改变了第一至第四位线BLl至BL4和第一至第四虚拟位线DBLl至DBL4与相应的存储器单元阵列的耦合。在该情况下，第一至第四位线BLl至BL4、第一至第四虚拟位线DBLl至DBL4、总线BUS I和虚拟总线DBUS I与相应的公共扩散层的耦合与图7中所示的本发明的第三实施例相同。作为第一示例，将详细描述具有耦合到第一至第三公共扩散层⑶LI至⑶L3的一端的相应的布线的另一端的耦合目的地。具有耦合到第二公共扩散层CDL2的左上区域的一端的第一位线BLl的另一端耦合到第一存储器单元阵列MCAl。具有耦合到第二公共扩散层⑶L2的右上区域的一端的第二位线BL2的另一端耦合到第二存储器单元阵列MCA2。具有耦合到第二公共扩散层CDL2的左下区域的一端的第三位线BL3的另一端耦合到第一存储器单元阵列MCA1。具有耦合到第二公共扩散层CDL2的右下区域的一端的第四位线BL4的另一端耦合到第二存储器单元阵列MCA2。具有耦合到第一公共扩散层⑶LI的右上区域的一端的第一虚拟位线DBLl的另ー端耦合到第一存储器单元阵列MCAl。具有耦合到第三公共扩散层CDL3的左上区域的一端的第二虚拟位线DBL2的另一端耦合到第二存储器单元阵列MCA2。具有耦合到第一公共扩散层CDLl的右上区域的一端的第三虚拟位线DBL3的另一端耦合到第一存储器单元阵列MCAl0具有耦合到第三公共扩散层⑶L3的左下区域的一端的第四虚拟位线DBL4的另一端耦合到第二存储器单元阵列MCA2。第二公共扩散层⑶L2的公共区域与总线BUSl耦合。第一和第三公共扩散层⑶LI和CDL3的相应的公共区域与虚拟总线DBUSl耦合。作为第二示例，将详细描述具有耦合到第四至第六公共扩散层⑶L4至⑶L6的一端的相应的布线的另一端的耦合目的地。具有耦合到第五公共扩散层CDL5的左上区域的一端的第一虚拟位线DBLl的另一端耦合到第二存储器单元阵列MCA2。具有耦合到第五公共扩散层CDL5的右上区域的一端的第二虚拟位线DBL2的另一端耦合到第三存储器单元阵列MCA3。具有耦合到第五公共扩散层⑶L5的左下区域的一端的第三虚拟位线DBL3的另ー端耦合到第二存储器单元阵列MCA2。具有耦合到第五公共扩散层CDL5的右下区域的一端的第四虚拟位线DBL4的另一端耦合到第三存储器单元阵列MCA3。具有耦合到第四公共扩散层⑶L4的右上区域的一端的第一位线BLl的另一端耦合到第二存储器单元阵列MCA2。具有耦合到第六公共扩散层CDL6的左上区域的一端的第二位线BL2的另一端耦合到第三存储器单元阵列MCA3。具有耦合到第四公共扩散层CDL4的右下区域的一端的第三位线BL3的另一端耦合到第二存储器单元阵列MCA2。具有耦合到第六公共扩散层CDL6的左下区域的一端的第四位线BL4的另一端耦合到第三存储器単元阵列MCA3。第五公共扩散层CDL5的公共区域与虚拟总线DBUSl耦合。第四和第六公共扩散层⑶L4和⑶L6的相应的公共区域与总线BUSl耦合。
在图8中，没有省略第一存储器单元阵列MCAl与第一至第四虚拟位线DBLl至DBL4的耦合关系。然而，该构造绝对表示半导体布局的末端的示例，并且不限制本发明。根据该实施例的半导体集成电路器件的其它构成元件、耦合关系和操作与本发明的第三实施例中的相同，并且因此将省略其详细描述。在根据本实施例的半导体布局中，第二存储器单元阵列MCA2和第一至第三公共扩散层⑶LI至⑶L3被称为“第一构造单元”。而且，第三存储器单元阵列MCA3和第四至第六公共扩散层⑶L4至⑶L6被称为“第二构造单元”。第一和第二构造单元被交替地布置在图8的横向方向上，从而平衡作为布线对的总线BUSl和虚拟总线DBUSl的容性负载。根据该实施例，不仅在根据本发明的第一至第三实施例使用开放位线系统的读出放大器时，而且在使用折叠位线系统的读出放大器时，都能够执行电路面积的減少和布线对之间的容性负载的平衡。如本发明的第三实施例中一祥，根据本实施例的半导体集成电路器件也具有反对称性。然而，本实施例与本发明的第三实施例的不同之处在于第一块中包括的存储器单元阵列由第一存储器单元阵列MCAl和第二存储器单元阵列MCA2的一部分构造，并且第二块中包括的存储器单元阵列由第二存储器单元阵列MCA2的一部分和第三存储器单元阵列MCA3构成。根据本实施例的半导体集成电路器件中的与反対称性相关的其它的特征和优点与本发明的第三实施例的相同，并且因此将省略其详细描述。第五实施例图9是示出根据本发明的第五实施例的半导体集成电路器件的半导体布局的平面图。通过图9的半导体布局实现的电路与图5B中所示的本发明的第一实施例相同，并且因此将省略其详细描述。图9的半导体布局等价于本发明的第四实施例中的在图8的横向方向上对齐的第一和第二构成单元在纵向方向上重新对齐。即，根据图9中所示的本实施例的第一和第二存储器单元阵列MCAl和MCA2等价于根据图8中所示的本发明的第四实施例的第一和第二存储器单元阵列MCAl和MCA2。而且，根据图9中所示的本实施例的第一至第三公共扩散层等价于根据图8中所示的本发明的第四实施例的第一至第三公共扩散层。同样地，图9中的第三和第四存储器单元阵列MCA3和MCA4等价于根据图8中所示的本发明的第四实施例的第二和第三存储器单元阵列MCA2和MCA3。根据图9中所示的本实施例的第四至第六公共扩散层等价于根据图8中所示的本发明的第四实施例的第四至第六公共扩散层。此外，如图8中所示的本发明的第四实施例中那样，根据图9中所示的本实施例的总线BUS I也耦合到第二、第四和第六公共扩散层⑶L2、⑶L4和⑶L6。而且，如图8中所示的本发明的第四实施例中那样，根据图9中所示的本实施例的虚拟总线DBUSl也耦合到第一、第三和第五公共扩散层⑶LI、⑶L3和⑶L5。在图9中，没有省略第一和第三存储器单元阵列MCAl和MCA3与第一至第四虚拟位线DBLl至DBL4的耦合关系。然而，该构造绝对表示半导体布局的末端的示例，并且不限制本发明。根据该实施例的半导体集成电路器件的其它构成元件、耦合关系和操作与本发明的第四实施例中的相同，并且因此将省略其详细描述。根据该实施例，获得与本发明的第四实施例相同的优点。在本发明的第四实施例中，第一和第二构造单元被交替地布置在图8中的横向方向上，但是在本实施例中，第一和第二构造单元被交替地布置在图9的纵向方向上。因此，如本发明的第四实施例那样，根据本实施例的半导体集成电路器件也具有反対称性。本实施例与本发明的第四实施例的不同之处在于第一块中包括的存储器单元阵列是第一存储器单元阵列MCAl和第二存储器单元阵列MCA2的一部分，并且第二块中包括的存储器単元阵列是第三存储器单元阵列MCA3和第四存储器单元阵列MCA4的一部分。根据本实施例的半导体集成电路器件中与反対称性相关的其它特征和优点与本发明的第四实施例中的相同，并且因此将省略更详细的描述。第六实施例图10是示出根据本发明的第六实施例的半导体集成电路器件的半导体布局的平面图。通过图10的半导体布局实现的电路与图5中所示的本发明的第一实施例的左半部分，即，与第一至第四传送电路DQl至DQ4相关的部分相同，并且将省略其详细描述。图10的半导体布局包括第一和第二存储器单兀阵列MCAl和MCA2、第一和第二公共扩散层⑶LI和⑶L2、第一至第四位线BLl至BL4、第一至第四虚拟位线DBLl至DBL4、第一至第四列选择信号线YSWl至YSW4、总线BUSl和虚拟总线DBUSl。由相应的第一至第四传送电路DQl至DQ4的第一晶体管DQlTl至DQ4T1形成第一公共扩散层CDL1。在该示例中，相应的第一至第四传送电路DQl至DQ4中的第一晶体管DQlTl至DQ4T1的相应的栅极部分是L形的。在图10中，第一传送电路DQl中的第一晶体管DQ ITl的L形的栅极部分具有从第一公共扩散层⑶LI向上突出的一端。而且，L形的栅极部分具有向左突出的另一端。结果，通过该L形部分隔离图10中的第一公共扩散层⑶LI的左上区域。该左上区域用作第ー传送电路DQl中的第一晶体管DQlTl的源极和漏极中的ー个，并且与第一位线BLl耦合。第一位线BLl还耦合到第一存储器单元阵列MCAl。在图10中，第二传送电路DQ2中的第一晶体管DQ2T1的L形的栅极部分具有从第一公共扩散层⑶LI向上突出的一端。而且，该L形的栅极部分具有向右突出的另一端。结果，通过该L形部分隔离图10中的第一公共扩散层⑶LI的右上区域。该右上区域用作第ニ传送电路DQ2中的第一晶体管DQ2T1的源极和漏极中的ー个，并且与第二位线BL2耦合。该第二位线BL2还耦合到第二存储器单元阵列MCA2。在图10中，第三传送电路DQ3中的第一晶体管DQ3T1的L形的栅极部分具有从第、一公共扩散层⑶LI向下突出的一端。而且，该L形的栅极部分具有向左突出的另一端。结果，通过该L形部分隔离图10中的第一公共扩散层⑶LI的左下区域。该左下区域用作第三传送电路DQ3中的第一晶体管DQ3T1的源极和漏极中的ー个，并且与第三位线BL3耦合。该第三位线BL3还耦合到第一存储器单元阵列MCAl。在图10中，第四传送电路DQ4中的第一晶体管DQ4T1的L形的栅极部分具有从第一公共扩散层CDLl向下突出的一端。而且，该L形的栅极部分具有向右突出的另一端。结果，通过该L形部分隔离图10中的第一公共扩散层CDLl的右下区域。该右下区域用作第四传送电路DQ4中的第一晶体管DQ4T1的源极和漏极中的ー个，并且与第四位线BL4耦合。该第四位线BL4还耦合到第二存储器单元阵列MCA2。第一公共扩散层CDLl的其它区域被共享为相应的第一至第四传送电路DQl至DQ4中的相应的第一晶体管DQlTl至DQ4T1的源极和漏极中的另ー个并且进行操作。该区域被称为“公共区域”。该公共区域与总线BUSl耦合。
同样地，在图10中，第一传送电路DQl中的第二晶体管DQ1T2的L形的栅极部分具有从第二公共扩散层CDL2向上突出的一端。而且，该L形的栅极部分具有向右突出的另一端。结果，通过该L形部分隔离图10中的第二公共扩散层⑶L2的右下区域。该右下区域用作第一传送电路DQl中的第二晶体管DQ1T2的源极和漏极中的ー个，并且与第一虚拟位线DBLl耦合。该第一虚拟位线DBLl还耦合到第一存储器单元阵列MCAl。在图10中，第二传送电路DQ2中的第二晶体管DQ2T2的L形的栅极部分具有从第ニ公共扩散层⑶L2向上突出的一端。而且，该L形的栅极部分具有向左突出的另一端。结果，通过该L形部分隔离图10中的第二公共扩散层⑶L2的左上区域。该左上区域用作第ニ传送电路DQ2中的第二晶体管DQ2T2的源极和漏极中的ー个，并且与第二虚拟位线DBL2耦合。该第二虚拟位线DBL2还耦合到第二存储器单元阵列MCA2。在图10中，第三传送电路DQ3中的第二晶体管DQ3T2的L形的栅极部分具有从第ニ公共扩散层CDL2向下突出的一端。而且，该L形的栅极部分具有向右突出的另一端。结果，通过该L形部分隔离图10中的第二公共扩散层CDL2的右下区域。该右下区域用作第三传送电路DQ3中的第二晶体管DQ3T2的源极和漏极中的ー个，并且与第三虚拟位线DBL3耦合。该第三虚拟位线DBL3还耦合到第一存储器单元阵列MCAl。在图10中，第四传送电路DQ4中的第二晶体管DQ4T2的L形的栅极部分具有从第ニ公共扩散层⑶L2向下突出的一端。而且，该L形的栅极部分具有向左突出的另一端。结果，通过该L形部分隔离图10中的第二公共扩散层⑶L2的左下区域。该左下区域用作第四传送电路DQ4中的第二晶体管DQ4T2的源极和漏极中的ー个，并且与第四虚拟位线DBL4耦合。该第四虚拟位线DBL4还耦合到第二存储器单元阵列MCA2。第二公共扩散层CDL2的其它区域被共享为相应的第一至第四传送电路DQl至DQ4中的相应的第二晶体管DQ1T2至DQ4T2的源极和漏极中的另ー个并且进行操作。该区域被称为“公共区域”。该公共区域与虚拟总线BUSl耦合。第一列选择信号线YSWl将第一传送电路DQl中的第一和第二晶体管DQlTl和DQ1T2的相应的L形的栅极部分的向上突出的部分彼此耦合。第二列选择信号线YSW2将第二传送电路DQ2中的第一和第二晶体管DQ2T1和DQ2T2的相应的L形的栅极部分的向上突出的部分彼此耦合。第三列选择信号线YSW3将第三传送电路DQ3中的第一和第二晶体管DQ3T1和DQ3T2的相应的L形的栅极部分的向下突出的部分彼此耦合。第四列选择信号线YSW4将第四传送电路DQ4中的第一和第二晶体管DQ4T1和DQ4T2的相应的L形的栅极部分的向下突出的部分彼此耦合。在图10中，第一存储器单元阵列MCAl没有与第二位线BL2、第二虚拟位线DBL2、第四位线BL4和第四虚拟位线DBL4耦合。然而，该构造绝对表示第一存储器单元阵列MCAl布置在末端的示例，并且不限制本发明。根据该实施例的半导体布局，与本发明的第一至第五实施例相比，能够进ー步减小电路面积。此外，根据本实施例的半导体布局，能够将半导体集成电路器件的主要构造単元減少一半。即，第一和第二公共扩散层⑶LI和⑶L2以及第一和第二存储器单元阵列MCAl和MCA2中的ー个被视为构造单元。当构造单元仅在图10中的横向方向上对齐时，作为布线对的总线BUSl和虚拟总线DBUSl的容性负载彼此平衡。另ー方面，在该实施例中，与本发明的第一至第五实施例相比，相应的位线和相应的虚拟位线的长度的变化是显著的。然而，图10中的横向方向上的相应的存储器单元阵列的尺寸实际上大于相应的公共扩散层，并且因此各种变化落入误差范围内。
如果没有技术偏差，则根据本发明的相应的实施例的半导体布局能够自由地组合
在一起。
权利要求
1.一种半导体集成电路器件，包括 布线对； 第一晶体管组，所述第一晶体管组具有耦合到所述布线对中的一条的源极或漏极； 第二晶体管组，所述第二晶体管组具有耦合到所述布线对中的另一条的源极或漏极； 第一扩散层组，在所述第一扩散层组中形成所述第一晶体管组；以及 第二扩散层组，在所述第二扩散层组中形成所述第二晶体管组， 其中，所述第一扩散层组包括第一公共扩散层组，所述第一公共扩散层组包括在所述第一晶体管组中并且在所述第一公共扩散层组中形成共享源极或漏极的多个晶体管， 其中，所述第二扩散层组包括第二公共扩散层组，所述第二公共扩散层组包括在所述第二晶体管组中并且在所述第二公共扩散层组中形成共享源极或漏极的多个晶体管，并且其中，所述布线对中的所述一条的第一容性负载与所述布线对中的所述另一条的第二容性负载平衡。
2.根据权利要求I所述的半导体集成电路，进一步包括在第一方向上排列的多个存储器单元阵列， 其中，所述第一和第二扩散层组交替地布置在所述第一方向上。
3.根据权利要求2所述的半导体集成电路器件， 其中，所述多个存储器单元阵列包括第一至第四存储器单元阵列，所述第一至第四存储器单元阵列按照所说明的顺序布置在所述第一方向上， 其中，所述第一扩散层组包括第一和第二扩散层，其中，所述第二扩散层组包括第三和第四扩散层， 其中，所述第一公共扩散层组包括第一两晶体管共享扩散层，所述第一两晶体管共享扩散层包括在所述第一晶体管组中并且在所述第一两晶体管共享扩散层中形成共享源极或漏极的两个晶体管， 其中，所述第二公共扩散层组包括第二两晶体管共享扩散层，所述第二两晶体管共享扩散层包括在所述第二晶体管组中并且在所述第二两晶体管共享扩散层中形成共享源极或漏极的两个晶体管，并且 其中，所述第一存储器单元阵列、所述第一扩散层、所述第二两晶体管共享扩散层、所述第二扩散层、所述第二存储器单元阵列、所述第三存储器单元阵列、所述第三扩散层、所述第一两晶体管共享扩散层、所述第四扩散层以及所述第四存储器单元阵列按照所说明的顺序布置在所述第一方向上。
4.根据权利要求2所述的半导体集成电路器件， 其中，所述多个存储器单元阵列包括第一和第二存储器单元阵列，所述第一和第二存储器单元阵列按照所说明的顺序布置在所述第一方向上， 其中，所述第一扩散层组包括第一和第二扩散层， 其中，所述第二扩散层组包括第三和第四扩散层， 其中，所述第一公共扩散层组包括第一两晶体管共享扩散层，所述第一两晶体管共享扩散层包括在所述第一晶体管组中并且在所述第一两晶体管共享扩散层中形成共享源极或漏极的两个晶体管， 其中，所述第二公共扩散层组包括第二两晶体管共享扩散层，所述第二两晶体管共享扩散层包括在所述第二晶体管组中并且在所述第二两晶体管共享扩散层中形成共享源极或漏极的两个晶体管， 其中，所述第一存储器单元阵列、所述第一扩散层、所述第二两晶体管共享扩散层、所述第二扩散层以及所述第二存储器单元阵列按照所说明的顺序布置在所述第一方向上，并且 其中，所述第一存储器单元阵列、所述第三扩散层、所述第一两晶体管共享扩散层、所述第四扩散层以及所述第二存储器单元阵列按照所说明的顺序布置在所述第一方向上。
5.根据权利要求2所述的半导体集成电路器件， 其中，所述第一公共扩散层组包括第一和第二两晶体管共享扩散层以及第一四晶体管共享扩散层，所述第一和第二两晶体管共享扩散层中的每一个包括在所述第一晶体管组 中，并且在所述第一和第二两晶体管共享扩散层中的每一个中形成共享源极或漏极的两个晶体管，所述第一四晶体管共享扩散层包括在所述第一晶体管组中并且在所述第一四晶体管共享扩散层中形成共享源极或漏极的四个晶体管， 其中，所述第二公共扩散层组包括第三和第四两晶体管共享扩散层以及第二四晶体管共享扩散层，所述第三和第四两晶体管共享扩散层中的每一个包括在所述第二晶体管组中，并且在所述第三和第四两晶体管共享扩散层中的每一个中形成共享源极或漏极的两个晶体管，所述第二四晶体管共享扩散层包括在所述第二晶体管组中并且在所述第二四晶体管共享扩散层中形成共享源极或漏极的四个晶体管， 其中，所述多个存储器单元阵列包括第一和第二存储器单元阵列以及第三和第四存储器单元阵列，所述第一和第二存储器单元阵列按照所说明的顺序布置在所述第一方向上，所述第三和第四存储器单元阵列按照所说明的顺序布置在所述第一方向上， 其中，所述第一存储器单元阵列、所述第一两晶体管共享扩散层、所述第二四晶体管共享扩散层、所述第二两晶体管共享扩散层和所述第二存储器单元阵列按照所说明的顺序布置在所述第一方向上，并且 其中，所述第三存储器单元阵列、所述第三两晶体管共享扩散层、所述第一四晶体管共享扩散层、所述第四两晶体管共享扩散层和所述第四存储器单元阵列按照所说明的顺序布置在所述第一方向上。
6.根据权利要求5所述的半导体集成电路器件， 其中，所述第一存储器单元阵列、所述第一两晶体管共享扩散层、所述第二四晶体管共享扩散层、所述第二两晶体管共享扩散层和所述第二存储器单元阵列按照所说明的顺序布置在所述第一方向上作为第一构造单元， 其中，所述第三存储器单元阵列、所述第三两晶体管共享扩散层、所述第二四晶体管共享扩散层、所述第四两晶体管共享扩散层和所述第四存储器单元阵列按照所说明的顺序布置在所述第一方向上作为第二构造单元，并且 其中，所述第一和第二构造单元被布置在所述第一方向上。
7.根据权利要求5所述的半导体集成电路器件， 其中，所述第一存储器单元阵列、所述第一两晶体管共享扩散层、所述第二四晶体管共享扩散层、所述第二两晶体管共享扩散层和所述第二存储器单元阵列按照所说明的顺序布置在所述第一方向上作为第一构造单元，其中，所述第三存储器单元阵列、所述第三两晶体管共享扩散层、所述第二四晶体管共享扩散层、所述第四两晶体管共享扩散层和所述第四存储器单元阵列按照所说明的顺序布置在所述第一方向上作为第二构造单元，并且 其中，所述第一和第二构造单元布置在不同于所述第一方向的第二方向上。
8.根据权利要求2所述 的半导体集成电路器件， 其中，所述第一公共扩散层组包括第一和第二两晶体管共享扩散层以及第一四晶体管共享扩散层，所述第一和第二两晶体管共享扩散层中的每一个包括在所述第一晶体管组中，并且在所述第一和第二两晶体管共享扩散层中的每一个中形成共享源极或漏极的两个晶体管，所述第一四晶体管共享扩散层包括在所述第一晶体管组中并且在所述第一四晶体管共享扩散层中形成共享源极或漏极的四个晶体管， 其中，所述第二公共扩散层组包括第三和第四两晶体管共享扩散层以及第二四晶体管共享扩散层，所述第三和第四两晶体管共享扩散层中的每一个包括在所述第二晶体管组中，并且在所述第三和第四两晶体管共享扩散层中的每一个中形成共享源极或漏极的两个晶体管，所述第二四晶体管共享扩散层包括在所述第二晶体管组中并且在所述第二四晶体管共享扩散层中形成共享源极或漏极的四个晶体管， 其中，所述多个存储器单元阵列包括第一至第三存储器单元阵列，所述第一至第三存储器单元阵列按照所说明的顺序布置在所述第一方向上，并且 其中，所述第一存储器单元阵列、所述第一两晶体管共享扩散层、所述第二四晶体管共享扩散层、所述第二两晶体管共享扩散层、所述第二存储器单元阵列、所述第三两晶体管共享扩散层、所述第一四晶体管共享扩散层、所述第四两晶体管共享扩散层和所述第三存储器单元阵列按照所说明的顺序布置在所述第一方向上。
9.根据权利要求2所述的半导体集成电路器件， 其中，所述第一公共扩散层组包括第一四晶体管共享扩散层，所述第一四晶体管共享扩散层包括在所述第一晶体管组中并且在所述第一四晶体管共享扩散层中形成共享源极或漏极的四个晶体管， 其中，所述第二公共扩散层组包括第二四晶体管共享扩散层，所述第二四晶体管共享扩散层包括在所述第二晶体管组中并且在所述第二四晶体管共享扩散层中形成共享源极或漏极的四个晶体管， 其中，所述多个存储器单元阵列包括第一和第二存储器单元阵列，所述第一和第二存储器单元阵列按照所说明的顺序布置在所述第一方向上，并且 其中，所述第一存储器单元阵列、所述第一四晶体管共享扩散层、所述第二四晶体管共享扩散层和所述第二存储器单元阵列按照所说明的顺序布置在所述第一方向上。
10.一种半导体存储器件，包括 根据权利要求2所述的半导体集成电路器件； 多条位线，所述多条位线耦合到所述多个存储器单元阵列； 多条字线，所述多条字线耦合到所述多个存储器单元阵列； 多条总线，所述多条总线包括所述布线对； 多个列选择器电路，所述多个列选择器电路包括所述第一和第二晶体管组；以及 多个读出放大器电路，所述多个读出放大器电路包括所述多个列选择器电路。
11.一种半导体存储器件，包括 布线对； 第一块，所述第一块包括通过至少一条第一布线耦合到所述布线对中的任何一条的多个元件；以及 第二块，所述第二块包括如所述第一块的所述多个元件那样通过至少一条第二布线耦合到所述布线对中的任何一条的多个元件， 其中，耦合到所述布线对中的一条的所述第一布线和所述第二布线的数目彼此不同。
全文摘要
本发明公开了一种半导体存储器件。当共享多个扩散层以便节省半导体集成电路的面积时，改变耦合到这些扩散层的布线的寄生容量。不管怎样，提供了彼此平衡耦合到扩散层的成对布线的容性负载的半导体布局。耦合到相应的成对布线的扩散层交替地布置或交错以彼此平衡成对布线的相应的容性负载。
文档编号G11C11/4063GK102737708SQ20121010710
公开日2012年10月17日 申请日期2012年4月12日 优先权日2011年4月12日
发明者木藤亮隆, 高桥弘行 申请人:瑞萨电子株式会社