专利名称：时钟用异步fifo存储器的制作方法
技术领域：
本发明涉及电子元件领域，特别是涉及一种时钟用异步FIFO存储器。
背景技术：
当今集成电路设计的主导思想之一就是同步化设计，即对所有时钟控制器件(如触发器、RAM等)都采用同一个时钟来控制。但是随着设计规模的不断扩大，更多元件集成在同一裸片上，使裸片尺寸越来越大，这容易造成时钟偏差。在集成电路的设计中，一些新的方法，如整体异步局部同步(GALS)结构正在替代通常的同步方法，它不需要整体采用单一时钟因而避免了时钟的不确定性问题，另外在SoC芯片中也往往包含多个时钟。但多时钟域带来的一个问题就是，不可避免地要完成数据在不同时钟域之间的传递。如何设计异步时钟域之间的接口电路就成了一个必须考虑的问题。异步FIFO (First In First Out)是解决这个问题一种简便、快捷的方案。异步 FIFO是一种先进先出的电路，使用在时钟频率不同的数据接口部分，用来存储、缓冲在两个异步时钟之间的数据传输。现在的异步FIFO存储器一般都是拘泥于格雷码设计方式，它有着自身的缺点。由于格雷码是一种具有反射特性和循环特性的单步自补码，它的码长2n决定了存储器的深度一定要是2n-l，即若实际需要深度为9的存储器，则只能设计出深度为16的存储器来替代。由于FIFO先进先出的工作机制，大的FIFO这不仅造成电路面积和功耗的增加，还使得数据的输出延迟(latency)增大。
发明内容
本发明主要解决的技术问题是提供一种时钟用异步FIFO存储器能够提高电路速度，简化电路结构，降低生产成本。为解决上述技术问题，本发明采用的一个技术方案是提供一种时钟用异步FIFO存储器，包括数据输入端、主放大电路、双端口存储单元、逻辑控制电路、读/写地址译码电路、读写控制存储电路和数据输出端，所述数据输入端、主放大电路、双端口存储单元和数据输出端依次连接，所述双端口存储单元分别与读/写地址译码电路和逻辑控制电路相连接，所述读写控制存储电路与读/写地址译码电路相连接。在本发明一个较佳实施例中，所述逻辑控制电路包括至少两个多路选择器。在本发明一个较佳实施例中，所述读/写地址译码电路包括读地址译码器和写地址译码器。在本发明一个较佳实施例中，所述双端口存储单元为双端口随机静态存储器SRAM。在本发明一个较佳实施例中，所述读写控制存储电路包括数据深度存储单元和数据控制单兀。本发明的有益效果是本发明时钟用异步FIFO存储器能够提高电路速度、简化电路结构，降低生产成本。
图I是本发明时钟用异步FIFO存储器一较佳实施例的结构示意 附图中各部件的标记如下1、数据输入端，2、主放大电路，3、双端口存储单元，4、逻辑控制电路，5、读/写地址译码电路，6、读写控制存储电路，7、数据输出端。
具体实施例方式下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。请参阅图1，一种时钟用异步FIFO存储器，包括数据输入端I、主放大电路2、双端口存储单元3、逻辑控制电路4、读/写地址译码电路5、读写控制存储电路6和数据输出端7，所述数据输入端I、主放大电路2、双端口存储单元3和数据输出端7依次连接，所述双 端口存储单元3分别与读/写地址译码电路5和逻辑控制电路4相连接，所述读写控制存储电路6与读/写地址译码电路5相连接。另外，所述逻辑控制电路4包括至少两个多路选择器。另外，所述读/写地址译码电路5包括读地址译码器和写地址译码器。另外，所述双端口存储单元3为双端口随机静态存储器SRAM。另外，所述读写控制存储电路6包括数据深度存储单元和数据控制单元。区别于现有技术，本发明时钟用异步FIFO存储器，能够提高电路速度，简化电路结构，降低生产成本。以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
权利要求
1.一种时钟用异步FIFO存储器，其特征在于，包括数据输入端、主放大电路、双端口存储单元、逻辑控制电路、读/写地址译码电路、读写控制存储电路和数据输出端，所述数据输入端、主放大电路、双端口存储单元和数据输出端依次连接，所述双端口存储单元分别与读/写地址译码电路和逻辑控制电路相连接，所述读写控制存储电路与读/写地址译码电路相连接。
2.根据权利要求I所述的时钟用异步FIFO存储器，其特征在于，所述逻辑控制电路包括至少两个多路选择器。
3.根据权利要求I所述的时钟用异步FIFO存储器，其特征在于，所述读/写地址译码电路包括读地址译码器和写地址译码器。
4.根据权利要求I所述的时钟用异步FIFO存储器，其特 征在于，所述双端口存储单元为双端口随机静态存储器SRAM。
5.根据权利要求I所述的时钟用异步FIFO存储器，其特征在于，所述读写控制存储电路包括数据深度存储单元和数据控制单元。
全文摘要
本发明公开了一种时钟用异步FIFO存储器，包括数据输入端、主放大电路、双端口存储单元、逻辑控制电路、读/写地址译码电路、读写控制存储电路和数据输出端，所述数据输入端、主放大电路、双端口存储单元和数据输出端依次连接，所述双端口存储单元分别与读/写地址译码电路和逻辑控制电路相连接，所述读写控制存储电路与读/写地址译码电路相连接。通过上述方式，本发明时钟用异步FIFO存储器能够提高电路速度，简化电路结构，降低生产成本。
文档编号G11C11/413GK102723108SQ20121016147
公开日2012年10月10日 申请日期2012年5月23日 优先权日2012年5月23日
发明者陈 峰 申请人:常州芯奇微电子科技有限公司