用以控制随机存取存储器元件中的漏电流的电路和方法
【专利摘要】本发明揭示一种用以控制随机存取存储器元件中的漏电流的电路和方法。在本发明一实施例中，该电路包含一预充电均衡电路，其用以根据一预充电信号提供一预充电电压至一随机存取存储器元件中的一存储器单元的一位线对。当该存储器单元(memory?cell)在一自我更新模式时，该预充电信号会通过一周期性触发的预充电请求而致能，且该预充电信号会在该存储器单元自我更新之前和之后致能。
【专利说明】 用以控制随机存取存储器元件中的漏电流的电路和方法
【技术领域】
[0001]本发明涉及一种用以控制随机存取存储器中的漏电流的电路和方法。
【背景技术】
[0002]目前半导体记忆元件，例如动态随机存取存储器(Dynamic Random AccessMemory, DRAM)，已广泛应用在低成本数字装置的固态存储媒介中，例如个人计算机、手机、个人数字助理等各种应用中。一般而言，DRAM的存储器单元(胞元)由一晶体管和一电容器所组成，以存储一位的数据。图1显示一已知具有晶体管102和电容器104的一 DRAM存储器单元(memory cell) 100的结构示意图,其中该DRAM存储器单元100的一端连接至该电容器104，而另一端连接至一位线BL。该DRAM存储器单元100的一控制端连接至一字线WL。一位的数据以电荷的形式存储于该电容器中。然而，一段时间后，在电容器104中存储的电荷会经由基底或其他路径放电逐，使得存储的数据漏失。因此，需要一周期性的更新运作以将存储的数据重新写入该DRAM存储器单元100内。
[0003]为了读取存储在该DRAM存储器单元100的数据，需要一感测放大技术。一般而言，连接至该晶体管102的位线BL连接至沿着另一位线BL’的一感测放大器。该感测放大器通过感测位线BL和位线BL’之间的电压差而决定存储在该存储器单元100的数据。因此，位线BL和位线BL’两者需要被预充电至一高电压以使该感测放大技术能顺利地应用。图2显示应用在一 DRAM元件中的一典型位线预充电电路200。参照图2，该位线预充电电路200包含一第一晶体管202和一第二晶体管204。该晶体管202连接一预充电电压VEQ至该位线BL。该晶体管204连接该预充电电压VEQ至该位线BL’。该晶体管202和该晶体管204由一预充电信号EQD所控制。如果该晶体管202和该晶体管204的临界电压不相同，则位线BL和位线BL’上的电压会不相同。为了克服此一缺点，该位线预充电电路200可再包含连接至位线BL和位线BL’的一第三晶体管206。该第三晶体管206亦由该预充电信号EQD所控制。
[0004]为了减少功率损耗，某些DRAM元件可以运作在一自我更新(self-refresh)模式。当运作于自我更新模式时，这些DRAM元件无法被存取，且需要一周期性的自我更新运作于内部自动地执行。图3显示一典型的运作于自我更新模式下的DRAM元件的控制信号的时序图。参照图3，一更新请求周期性地被致能，该周期由一时钟计数器所控制。当一更新到达时，一更新请求被致能，且在一更新时序周期tCBR期间该更新运作会被执行。在被更新后，对应的晶胞的该预充电信号EQD会停止，而其他晶胞的该预充电信号EQD会保持致能。
[0005]然而，持续致能该预充电信号EQD会有一些缺点，例如，可能存在位线漏电流。参照图1，该位线BL和该字线WL之间可能会有漏电流通过内部的介电质。该位线BL和该字线WL之间可能会有漏电流通过该晶体管102的闸氧化层。该位线BL和该晶体管102的P型井之间也可能有其他漏电流通过该位线BL的接点。据此,待命电流(standby current)由于位线漏电流的因素会增加，且可能需要一电流限制元件以减少位线漏电流。然而，位线漏电流可能无法完全地被消除。因此，有必要提供一种电路和方法以控制随机存取存储器元件中的漏电流。
【发明内容】
[0006]本发明的目的是提供一种用以控制随机存取存储器元件中的漏电流的电路。
[0007]本发明的电路的一实施例包含一预充电均衡电路，其用以根据一预充电信号提供一预充电电压至一随机存取存储器元件中的一存储器单元的一位线对。当该存储器单元在一自我更新模式时，该预充电信号会通过一周期性触发的预充电请求而致能，且该预充电信号会在该存储器单元自我更新之 前和之后致能。
[0008]本发明的另一目的是提供一种用以控制随机存取存储器元件中的漏电流的方法。
[0009]本发明的方法的一实施例包含以下步骤:当一随机存取存储器元件的一区段中的一存储器单元在一自我更新模式时，在该存储器单元被更新之前和之后暂时地致能一预充电均衡电路，该预充电均衡电路用以提供一预充电电压至该存储器单元的一位线对；以及当该存储器单元在该自我更新模式时，周期性地致能该预充电均衡电路。
【专利附图】
【附图说明】
[0010]图1显示一已知具有晶体管和电容器的一 DRAM存储器单元的结构示意图；
[0011]图2显示应用在一 DRAM元件中的一典型位线预充电电路；
[0012]图3显示一典型的运作于自我更新模式下的DRAM元件的控制信号的时序图；
[0013]图4显示结合本发明一实施例的用以控制随机存取存储器元件中的漏电流的电路；
[0014]图5显示结合本发明一实施例的应用该电路至一 DRAM元件时的控制信号的时序图；
[0015]图6显示结合本发明一实施例的当使该存储器单元进入该自我更新模式的命令被触发时的控制信号的时序图；
[0016]图7显示结合本发明一实施例的当该存储器单元在该自我更新模式时的控制信号的时序图；及
[0017]图8显示结合本发明一实施例的感测放大器。
[0018]【主要元件符号说明】
[0019]100DRAM存储器单元
[0020]102晶体管
[0021]104电容器
[0022]200位线预充电电路
[0023]202,204晶体管
[0024]400电路
[0025]402预充电均衡电路
[0026]404,406, 晶体管
[0027]408
[0028]800感测放大器
[0029]802,804反相器[0030]806~820晶体管
[0031]BL, BLj位线
[0032]DL, DL’数据线
[0033]WL字线
【具体实施方式】
[0034]图4显示结合本发明一实施例的用以控制随机存取存储器元件中的漏电流的电路400。参照图4，该电路400包含连接至一位线BL和另一位线BL’的一预充电均衡电路402。该预充电均衡电路402包含一第一晶体管404、一第二晶体管406和一第三晶体管408。该第一晶体管404连接一预充电电压VEQ至该位线BL。该第二晶体管406连接该预充电电压VEQ至该位线BL’。该第三晶体管408连接该位线BL至该位线BL’。一预充电信号EQD用以控制该第一晶体管404、该第二晶体管406和该第三晶体管408。
[0035]图5显示结合本发明一实施例的应用该电路400至一 DRAM元件时的控制信号的时序图，其中该DRAM元件运作于一自我更新模式。参照图5，一更新请求周期性地被致能，该周期由一时钟计数器所控制。当一更新到达时，一更新请求被致能，且在一更新时序周期tCBR期间该更新运作被 执行。在该更新运作前，对应于某些更新的存储器单元的区段的一预充电信号EQD会被致能。此外，在更新后，对应于某些更新存储器单元的区域的另一预充电信号EQD会被致能。该电路400的该预充电请求也会被周期性地致能。由图5可知，与传统DRAM元件的更新方法不同之处在于本发明中的预充电信号EQD除了响应该更新请求或一预充电请求外，都是保持不致能。亦即，预充电信号会周期性地致能，且在对应的存储器单元被更新之前和之后也会被致能。较佳地，该周期性的预充电运作是以分段的方式运作。亦即，在一区段中的多条位线会同时地预充电，接着另一区段中的多条位线会同时地预充电等等。该周期性地致能的预充电信号的周期小于该DRAM元件的更新运作的周期。据此，如果在一区段中的存储器单元未被更新，或者如果位线未被预充电，则在此区域的位线为浮接状态。依此方式，位线漏电流的漏电路径可以被消除。换句话说，一位线BL和对应的字线WL之间通过内部介电质的漏电流、一位线BL和对应的字线WL之间通过一晶体管的闸氧化层的漏电流和一位线BL和对应的晶体管的P型井之间通过该位线BL的接点的漏电流，可以全部被消除。
[0036]在本发明的一些实施例中，如果对应一位线的一预充电信号的致能(由于该周期性的预充电请求)与对应相同位线的另一预充电信号的另一致能(由于该位线的更新运作)同时发生时，则由于该周期性的预充电请求产生的该预充电信号的该致能会忽略不做。
[0037]在本发明的一些实施例中，当使该存储器单元进入该自我更新模式的命令被触发时，在该存储器单元进入该自我更新模式之前执行一自动更新运作。图6显示结合本发明一实施例的当使该存储器单元进入该自我更新模式的命令被触发时的控制信号的时序图。根据一 DRAM规格，当一自动更新命令被触发且该系统时钟信号为低逻辑电平时，该DRAM元件进入该自我更新模式。在一传统DRAM元件中，在使该DRAM元件进入该自我更新模式的命令被触发后，该DRAM元件随即进入该自我更新模式。然而，由于该DRAM元件的时钟信号的时钟速度在该自我更新模式时远小于该DRAM元件在正常模式时的系统时钟的时钟速度，该DRAM元件的更新运作会延迟一相当长的时间。反之，根据本发明一实施例，在该DRAM元件进入该自我更新模式前会执行一自动更新运作。依此方式，存储在DRAM元件中的数据可以更加的安全。
[0038]在本发明的一些实施例中，当该存储器单元在该自我更新模式时，该周期性的预充电请求可以通过一自我更新时钟信号的上升沿或下降沿的其中一个而触发，且该自我更新运作的该请求可以通过该自我更新时钟信号的上升沿或下降沿的另一个而触发。图7显示结合本发明一实施例的当该存储器单元在该自我更新模式时的控制信号的时序图。参照图7，该周期性的预充电请求可以通过该自我更新时钟信号SROSC的一上升沿而触发，而该更新运作的该请求可以通过该自我更新时钟信号SROSC的一下降沿而触发。在本实施例中，该自我更新时钟信号SROSC的时钟速度远小于该周期性的预充电运作和更新运作的运作时间。因此，可以避免该周期性的预充电运作和该更新运作请求的碰撞。
[0039]在本发明的一些实施例中，由于该更新运作是以分位线的方式执行，该周期性的预充电运作是以分段的方式执行，且该周期性的预充电请求的周期会小于这些存储器单元的自我更新运作的周期，准备被周期性地预充电的存储器单元和准备被更新的存储器单元会由不同的时钟电路所指示。因此，当一 DRAM元件的一区段是处于一自我更新运作时，该DRAM元件的其他区段会经历数次的该周期性的预充电运作。
[0040]在本发明的一些实施例中，用以控制随机存取存储器元件中的漏电流的电路400还包含一感测放大器以感测位线对(由位线BL和BL’所组成)之间的电压差。图8显示结合本发明一实施例的感测放大器800。参照图8，该感测放大器800包含一第一反相器802、一第二反相器804、一第一位选择晶体管806、一第一隔离晶体管808、一第二位选择晶体管810、一第二隔离晶体管812、一第一位线均衡晶体管814、一第三隔离晶体管816、一第二位线均衡晶体管818和一第四隔离晶体管820。该第一反相器802和该第二反相器804组成该感测放大器800的大多数。该感测放大器800的一第一输入端A和一第一输出端C连接至该位线BL。该感测放大器800的一第二输入端B和一第二输出端D连接至该位线BL’。该第一位选择晶体管806连接于该第一输出端C和一数据线DL之间。该第一位选择晶体管806连接于该第一输出端C和一数据线DL之间。该第二位选择晶体管810连接于该第二输出端D和一数据线DL’之间。节点E和F在已知方式中会被预充电至一预充电电压VEQ。然而，在本发明中，节点E和F不会连接至该预充电电压VEQ，这是由于该第一位线均衡晶体管814连接于该感测放大器800的节点E和该预充电电压VEQ之间，而该第二位线均衡晶体管818连接于该感测放大器800的节点F和该预充电电压VEQ之间。
[0041]为了避免该位线BL和该数据线DL之间的漏电流和该位线BL’和该数据线DL’之间的漏电流，需要两隔离晶体管808和812。该第一隔离晶体管808连接于该第一位选择晶体管806和该数据线DL之间，而该第二隔离晶体管812连接于该第二位选择晶体管810和该数据线DL’之间。因此当对应于位线对BL和BL’的存储器单元在该自我更新模式时，隔离晶体管808和812不会被致能，故可以避免漏电流。以下描述电路的细节:当对应于位线对BL和BL’的存储器单元在该自我更新模式时，隔离晶体管808和812的控制电压为负值，因此隔离晶体管808和812不会被导通。当对应于位线对BL和BL’的存储器单元不在该自我更新模式时，隔离晶体管808和812的控制电压为正值，因此隔离晶体管808和812会被导通。[0042]为了避免该预充电电压VEQ和节点E之间的漏电流和该预充电电压VEQ和节点F之间的漏电流，需要两隔尚晶体管816和820。该第三隔尚晶体管816连接于该预充电电压VEQ和节点E之间，而该第四隔离晶体管820连接于该预充电电压VEQ和节点F之间。因此当对应于位线对的存储器单元在该自我更新模式时，隔离晶体管816和820不会被致能，且可以避免漏电流。以下描述电路的细节:当对应于位线对BL和BL’的存储器单元在该自我更新模式时，隔离晶体管816和820的控制电压为负值，因此隔离晶体管816和820不会被导通。当对应于位线对BL和BL’的存储器单元不在该自我更新模式时，隔离晶体管816和820的控制电压为正值，因此隔离晶体管816和820会被导通。
[0043]综上所论，本发明的实施例使用周期性的预充电技术，使得这些位线只有在对应的存储器单元被周期性地预充电和更新时才预充电至一预充电电压。因此，当对应的存储器单元不被预充电或更新时，位线为浮接状态。据此，随机存取存储器元件中的漏电流可以被控制。
[0044]本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为权利要求书要求保护的范围所涵盖。
【权利要求】
1.一种用以控制随机存取存储器元件中的漏电流的电路，其包含: 一预充电均衡电路，用以根据一预充电信号提供一预充电电压至一随机存取存储器元件中的一存储器单元的一位线对； 其中，当该存储器单元在一自我更新模式时，该预充电信号会通过一周期性触发的预充电请求而致能，且该预充电信号会在该存储器单元自我更新之前和之后致能。
2.如权利要求1所述的电路，其中该周期性的预充电请求的周期会小于该存储器单元的该自我更新运作的周期。
3.如权利要求1所述的电路，其中如果由于该周期性的预充电请求而产生的该预充电信号的一致能与由于该存储器单元的一更新运作而产生的该预充电信号的另一致能同时发生时，则由于该周期性的预充电请求而产生的该预充电信号的该致能会忽略不做。
4.如权利要求1所述的电路，其中当使该存储器单元进入该自我更新模式的一命令被触发时，在该存储器单元进入该自我更新模式之前执行一自动更新运作。
5.如权利要求1所述的电路，其中当该存储器单元在该自我更新模式时，该周期性的预充电请求通过一自我更新时钟信号的上升沿和下降沿的其中一个而触发，且该自我更新运作的该请求通过该自我更新时钟信号的上升沿和下降沿的另一个而触发。
6.如权利要求1所述的电路，其中准备被周期性地预充电的存储器单元和准备被更新的存储器单元会由不同的时钟电路所指示。
7.如权利要求1所述的电路，还包含: 一感测放大器，其建构以感测该`存储器单元的该位线对之间的电压差； 其中该感测放大器的一第一输出端经由一第一位选择晶体管和一第一隔离晶体管连接至该数据线对的其中一数据线，而该感测放大器的一第二输出端经由一第二位选择晶体管和一第二隔离晶体管连接至该数据线对的另一数据线。
8.如权利要求7所述的电路，其中当该存储器单元在该自我更新模式时，该第一隔离晶体管和该第二隔离晶体管的控制电压为负值，藉以避免该第一隔离晶体管和该第二隔离晶体管被导通，当该存储器单元不在该自我更新模式时，该第一隔离晶体管和该第二隔离晶体管的控制电压为正值，藉以导通该第一隔离晶体管和该第二隔离晶体管。
9.如权利要求7所述的电路，其中该感测放大器的一第一节点经由一第一位线均衡晶体管和一第三隔离晶体管连接至一预充电电压，而该感测放大器的一第二节点经由一第二位线均衡晶体管和一第四隔离晶体管连接至该预充电电压，且当该存储器单元在该自我更新模式时，该第三隔离晶体管和该第四隔离晶体管不会被致能。
10.如权利要求9所述的电路，其中当该存储器单元在该自我更新模式时，该第三隔离晶体管和该第四隔离晶体管的控制电压为负值，藉以避免该第三隔离晶体管和该第四隔离晶体管被导通，当该存储器单元不在该自我更新模式时，该第三隔离晶体管和该第四隔离晶体管的控制电压为正值，藉以导通该第三隔离晶体管和该第四隔离晶体管。
11.一种用以控制随机存取存储器元件中的漏电流的方法，包含以下步骤: 当一随机存取存储器元件中的一存储器单元在一自我更新模式时，在该存储器单元被更新之前和之后暂时地致能一预充电均衡电路，该预充电均衡电路用以提供一预充电电压至该存储器单元的一位线对；以及 当该存储器单元在该自我更新模式时，周期性地致能该预充电均衡电路。
12.如权利要求11所述的方法，其中该周期性地致能的步骤的周期会小于该存储器单元的更新运作的周期。
13.如权利要求11所述的方法，其中如果该周期性地致能的步骤与该暂时地致能的步骤同时发生时，则该周期性地致能的步骤会忽略不做。
14.如权利要求11所述的方法，还包含: 当使该存储器单元进入该自我更新模式的一命令被触发后且在该存储器单元进入该自我更新模式之前执行一自动更新运作。
15.如权利要求11所述的方法，其中该周期性地致能的步骤通过一自我更新时钟信号的上升沿和下降沿的其中一个而触发，且该暂时地致能的步骤通过该自我更新时钟信号的上升沿和下降沿的另一个而触发。
16.如权利要求11所述 的方法，其中该周期性地致能的步骤是以分段的方式运作。
【文档编号】G11C11/4094GK103514942SQ201210201096
【公开日】2014年1月15日 申请日期:2012年6月15日 优先权日:2012年6月15日
【发明者】陈宗仁, 简映伟, 梁建翔 申请人:晶豪科技股份有限公司