一种对具有单独擦除栅极的分栅式非易失性浮置栅极存储单元进行编程的方法
【专利摘要】在非易失性存储单元的编程期间，在电压脉冲被施加到单元的其它元件之后的一延迟时间，电压脉冲被施加到单元的擦除栅极。擦除栅极电压脉冲基本上在与其它电压结束的相同时间结束。
【专利说明】一种对具有单独擦除栅极的分栅式非易失性浮置栅极存储单元进行编程的方法
【技术领域】
[0001]本发明涉及一种对具有浮置栅极的非易失性存储单元进行编程的方法，并且更具体地涉及一种对具有单独擦除栅极的分栅式非易失性存储单元进行编程的方法。
【背景技术】
[0002]具有用于在其上存储电荷的浮置栅极的非易失性存储单元是本领域众所周知的。参考图1，其示出了现有技术的非易失性存储单元10的剖视图。存储单元10包括第一导电类型(诸如，P型)的单晶基底12。在或接近基底12表面的是第二导电类型(诸如，N型)的第一区域14。与第一区域14间隔开的是也属于第二导电类型的第二区域16。在第一区域14和第二区域16之间是沟道区域18。由多晶硅制成的字线20被定位在沟道区域18的第一部分之上。字线20通过绝缘层22 (诸如，(二)氧化硅)与沟道区域18间隔开。与字线20紧邻并与其间隔开的是浮置栅极24，其也由多晶硅制成并被定位在沟道区域18的另一部分之上。浮置栅极24通过另一绝缘层30 (通常也是(二)氧化硅)与沟道区域18分离。也由多晶硅制成的耦合栅极26被定位在浮置栅极24之上，并且通过另一绝缘层32与该浮置栅极24绝缘。在浮置栅极24的另一侧上并与其间隔开的是也由多晶硅制成的擦除栅极
28。擦除栅极28被定位在第二区域16之上并且与其绝缘。擦除栅极28与耦合栅极26相邻并与其间隔开。擦除栅极28可以具有在浮置栅极24之上的微小悬突。在存储单元10的操作中，在浮置栅极24上所存储的电荷控制第一区域14和第二区域16之间电流的流动。在浮置栅极24其上带负电荷的情形下，存储单元被编程。在浮置栅极24其上带正电荷的情形下，存储单元被擦除。存储单元10在美国专利7，868，375中被完全公开，其公开内容通过引用以其整体并入于此。
[0003]存储单元10如下进行操作。在编程操作期间，当电子通过热电子注入被注入到浮置栅极24时，其中在浮置栅极24之下的沟道18的部分反型，脉冲形状的第一正电压被施加到字线20，从而使在字线20之下的沟道区域18的部分导电。第二正电压(也是脉冲形状)被施加到耦合栅极26以利用耦合栅极26与浮置栅极24之间的高耦合比来使耦合到浮置栅极24的电压最大化。第三正电压(也是脉冲形状)被施加到擦除栅极28以利用擦除栅极28与浮置栅极24之间的耦合比来使耦合到浮置栅极24的电压最大化。电压差动(也以脉冲形状)被施加在第一区域14和第二区域16之间，以提供在沟道18中的热电子生成。全部第一正电压、第二正电压、第三正电压和电压差动被基本上同时施加，并且基本上同时地终止。在编程操作期间，浮置栅极24上的电势从编程操作开始时的最高值单调减少到编程操作结束时的最低值。
[0004]在擦除操作期间，当电子被从浮置栅极24移除时，高正电压被施加到擦除栅极28。负电压或地电压可以被施加到耦合栅极26和/或字线20。通过福勒诺德海姆(Fowler-Nordheim)遂穿浮置栅极24和擦除栅极28之间的绝缘层来把电子从浮置栅极24转移到擦除栅极28。特别地，浮置栅极24可以被形成为具有面向擦除栅极28的锐利尖端，从而促进所述电子的遂穿。
[0005]在读取操作期间，第一正电压被施加到字线20以接通在字线20之下的沟道区域18的部分。第二正电压被施加到耦合栅极26。电压差动被施加到第一区域14和第二区域16。如果浮置栅极24被编程(S卩，浮置栅极24存储电子)，则施加到耦合栅极26的第二正电压不能够克服在浮置栅极24上所存储的负电子，并且在浮置栅极24之下的沟道区域18的部分保持不导电。因此，没有电流或可忽略地少量电流会在第一区域14和第二区域16之间流动。然而，如果浮置栅极24未被编程(即，浮置栅极24保持中性或带正电荷)，则施加到耦合栅极26的第二正电压能够使在浮置栅极24之下的沟道区域18的部分导电。因此，电流会在第一区域14和第二区域16之间流动。
[0006]如众所周知的，存储单元10通常在半导体晶片上形成阵列，该阵列具有存储单元10的多个行和列。针对浮置栅极非易失性存储单元的阵列的用途之一是作为智能卡。然而，在此类应用中，非易失性存储单元的阵列必须具有高编程/擦除持久性。在现有技术中，在编程期间，高电压已被施加到耦合栅极26和擦除栅极28以便在浮置栅极24上感应足够的电势，从而使热电子从沟道区域18被注入到浮置栅极24。然而，在编程操作开始时浮置栅极24上所感应的最大电势可以使浮置栅极24与沟道区域18之间的绝缘层30、以及沟道区域18与绝缘层30之间的界面相对快速地退化。这些区域的退化是影响存储单元的编程/擦除持久性的主要因素。
[0007]现有技术还公开了在编程期间把斜坡电压施加到具有字线栅极20和耦合栅极26(但没有擦除栅极)的存储单元的耦合栅极26，以增加存储单元的持久性。参见Method ForEndurance Optimization of The HIMOS Flash Memory Cell”, Yao 等，IEEE 第 43 届年度国际可靠性物理论文集(IEEE 43rd Annual International Reliability Physics Symposium),圣何塞(San Jose), 2005 年，第 662-663 页。
[0008]存储单元10不要求高电压被施加到第二区域16来引起编程，这实现了高编程/擦除持久性。然而，现有技术的编程方法还未被针对高编程/擦除持久性优化。因此，本发明的一个目的是优化用于对图1中所示类型的存储单元进行编程的参数，使得持久性被进一步增加。
【发明内容】
[0009]本发明是一种对如下类型的非易失性存储单元进行编程的方法:该非易失性存储单元具有第一导电类型的并且具有顶表面的单晶基底。第二导电类型的第一区域在所述基底中沿着所述顶表面。第二导电类型的第二区域在所述基底中沿着所述顶表面，与所述第一区域间隔开，其中沟道区域在第一区域与第二区域之间。字线栅极被定位在沟道区域的第一部分之上，通过第一绝缘层与沟道区域间隔开。浮置栅极被定位在沟道区域的另一个部分之上，与字线栅极相邻并且与其分离。所述浮置栅极通过第二绝缘层与沟道区域分离。耦合栅极被定位在浮置栅极之上并且通过第三绝缘层与其绝缘。擦除栅极被定位为与浮置栅极相邻并且在与字线栅极相反的侧。所述擦除栅极被定位在第二区域之上并且与其绝缘。在所述编程方法中，第一正电压被施加到字线栅极以接通在字线栅极之下的沟道区域的部分。电压差动基本上与第一正电压同时地被施加在第一区域与第二区域之间，以提供所述沟道中的热电子的生成。第二正电压基本上与第一正电压同时地被施加到耦合栅极，以把热电子注入从所述沟道提供到浮置栅极。第三正电压施加到擦除栅极栅极。第三正电压在第一和第二正电压以及第一区域与第二区域之间的电压差动开始之后的延迟时段之后被施加，以减小编程操作期间的浮置栅极的最大电势，并且因此改进所述存储单元的编程/擦除持久性。
【专利附图】
【附图说明】
[0010]附图1是可适用本发明的编程方法的、在其上具有用于存储电荷的浮置栅极的、现有技术中的非易失性存储单元的剖视图。
[0011]图2是示出了电压的各种波形的图形，该被用于以本发明的方法对图1的存储单兀进行编程。
[0012]图3是示出了作为其中电压脉冲被基本上同时地施加到擦除栅极和控制栅极的现有技术方法的结果、以及作为它们不被同时地施加的本方法的结果的浮置栅极上的电压电势的图形。
【具体实施方式】
[0013]参考图2，其示出了各种波形的图形，该波形被用于本发明的方法中以对图1中所示的存储单元10进行编程。在本发明的方法中，基本上为脉冲形式形状的第一正电压50被施加到字线栅极20。被施加到字线栅极20的脉冲在图2中被标识为脉冲Vwl。基本上为脉冲形式形状的第二正电压52被施加到耦合栅极26。被施加到耦合栅极26的脉冲在图2中被标识为脉冲Vcg。脉冲Vwl和Vcg被基本上同时施加，并基本同时地结束。由施加到第二区域16的电压Vcs 54和施加到第一区域14的电压Vdp 56组成的电压差动也基本上是脉冲形状形式，并且也被基本上与脉冲Vwl和Vcg同时施加。基本上为脉冲形式形状的第三正电压60被施加到擦除栅极28。被施加到擦除栅极28的脉冲在图2中被标识为脉冲Veg0脉冲Veg在脉冲Vwl和Vcg开始之后的延迟时段T之后被施加,但其中脉冲Veg基本上与脉冲Vwl和Vcg同时地终止。
[0014]在本发明的编程方法中，第一正电压被施加到字线栅极以接通所述字线栅极之下的沟道区域的部分。电压差动基本上与第一正电压同时被施加在第一区域与第二区域之间，以提供所述沟道中的热电子的生成。第二正电压基本上与第一正电压同时地被施加到耦合栅极以减小对浮置栅极的高电势，并且因此使热电子从沟道区域被注入到浮置栅极。第三正电压被施加到擦除栅极以提供附加电压来吸引电子被注入到浮置栅极。在从第一正电压、第二正电压、以及第一区域与第二区域之间的电压差动的施加开始的延迟时段之后施加第三正电压，以改进存储单元的编程/擦除的持久性。
[0015]在现有技术中，当脉冲Vcg、脉冲Vwl和脉冲Veg全部基本上同时地被施加时,浮置栅极24经历的电压处于最高峰值，并且浮置栅极24与沟道区域18之间的绝缘层30被施加最大应力。这减小了存储单元10的持久性。
[0016]在本发明中，通过延迟施加Veg，在编程操作期间的最大浮置栅极的电势被减小，从而减少了浮置栅极24与沟道区域18之间的绝缘层30以及沟道区域18与所述绝缘层30之间界面的退化，并且因此增加了所述存储单元10的持久性。
[0017]参考图3，其示出了作为电压脉冲被基本上同时地施加到擦除栅极28和控制栅极26 (如在现有技术的方法中)的结果的浮置栅极24上电压的图形80，以及作为电压脉冲在从电压施加到控制栅极26开始的延伸时段之后被施加到擦除栅极28的结果的浮置栅极24上电压的图形82。由于在延迟时段T之后发生的电压对擦除栅极28的施加中的延迟，本发明的方法中的峰值电压Vfg2比现有技术方法中的峰值电压Vfgl低。因此，减少了浮置栅极24与沟道区域18之间的绝缘层30、以及沟道区域18与绝缘层30之间界面的退化。
【权利要求】
1.一种对非易失性存储单元进行编程的方法，所述非易失性存储单元具有:第一导电类型的并且具有顶表面的单晶基底，其中第二导电类型的第一区域在所述基底中沿着所述顶表面，并且与所述第一区域间隔开的第二导电类型的第二区域在所述基底中沿着所述顶表面，其中沟道区域在第一区域与第二区域之间；字线栅极，被定位在沟道区域的第一部分之上，通过第一绝缘层与沟道区域间隔开；浮置栅极，被定位在沟道区域的另一部分之上，与字线栅极相邻并且与其分离，其中所述浮置栅极通过第二绝缘层与沟道区域分离；耦合栅极，被定位在浮置栅极之上并且通过第三绝缘层与其绝缘；以及，擦除栅极，被定位为与浮置栅极相邻并且在与字线栅极相反的侧；所述擦除栅极被定位在第二区域之上并且与其绝缘；所述方法包括: 把第一正电压施加到字线栅极以接通在字线栅极之下的沟道区域的部分； 在第一区域与第二区域之间施加电压差动； 把第二正电压基本上与第一正电压同时地施加到耦合栅极，以使热电子从沟道区域被注入到浮置栅极； 在第一和第二正电压以及第一区域与第二区域之间的电压差动开始之后的延迟时段之后，把第三正电压施加到擦除栅极，以使电子被注入到浮置栅极。
2.如权利要求1所述的方法，其中所述第一、第二和第三正电压基本上同时地终止。
3.如权利要求1所述的方法，其中第一区域与第二区域之间的所述电压差动被与第一和第二正电压基本上同时地施加。
4.如权利要求1所述的方法，其中所述第一、第二和第三电压中的每一个都是脉冲形状的信号，并且其中所述第三电压是被延迟的脉冲信号。
5.如权利要求4所述的方法，其中所述第一、第二和第三正电压基本上同时地终止。
6.如权利要求1所述的方法，由此所述延迟时段足够长以减小编程操作期间的浮置栅极上的最大电势。
7.如权利要求1所述的方法，其中所述擦除栅极具有在浮置栅极之上的悬突。
【文档编号】G11C11/34GK104011799SQ201280065391
【公开日】2014年8月27日 申请日期:2012年10月10日 优先权日:2011年11月1日
【发明者】V.马科夫, J-W.俞, H.Q.阮, A.科托夫 申请人:硅存储技术公司