多芯片封装与非闪存存储器系统中的器件选择方案的制作方法

多芯片封装与非闪存存储器系统中的器件选择方案的制作方法
【专利摘要】本发明提供了多芯片封装与非闪存存储器系统中的器件选择方案。提供了一种存储器系统，其具有存储器控制器以及经由具有多分支连接的公用总线连接到控制器的多个存储器件。存储器控制器通过命令执行器件选择。提供了对应的存储器控制器，其通过命令执行器件选择。可替换地，通过地址执行器件选择。提供了在存储器系统中使用的存储器件，所述系统包括存储器控制器以及包括经由具有多分支连接的公用总线连接到控制器的存储器件的多个存储器件。存储器件具有：包含器件标识符的寄存器；以及器件标识符比较器，其将接收到的输入地址的选定位与寄存器的内容进行比较以确定是否存在匹配。如果器件标识符比较器确定存在匹配，则选择该存储器件。
【专利说明】多芯片封装与非闪存存储器系统中的器件选择方案
[0001] 相关申请
[0002] 本申请要求于2012年1月5日提交的美国临时专利申请号61/583,408的优先权， 特此通过引用将其全部内容结合在本文中。

【技术领域】
[0003] 本发明一般涉及半导体器件，例如闪存器件。

【背景技术】
[0004] 近来，NAND (与非）闪存器件就其在移动应用和移动存储应用中的使用而言已经 变得非常流行，诸如闪存卡、数字音频/视频播放器、蜂窝电话、USB闪存驱动和取代硬盘驱 动（HDD)的固态驱动（SSD)。随着市场对密度要求的增加，与非闪存以低成本提供了高密 度。
[0005] 与非闪存存储器在例如以下文献中被描述：
[0006] Kenichi Imamiya等人的"A 1 25~mm2 l~Gb NAND Flash Memory With l〇-MByte/ s Program Speed"，IEEE J Solid-State Circuits, Vol. 37, no. 11, pp. 1493-1500, No v. 2002 ；
[0007] June Lee 等人的 "A 90_nm CMOS 1. 8_V 2_Gb NAND Flash Memory for Mass Storage Application"，IEEE J Solid-State Circuits, vol. 28, no. 11, pp. 1934-1942, No v. 2003 ；
[0008] Ken Takeuchi 等人的"A 56nm CMOS 99mm2 8Gb Multi-level NAND Flash Memory with ΙΟΜΒ/s Program Throughput"，ISSCC Dig. Tech. Paper, pp. 144-145,Feb. 2006。


【发明内容】

[0009] 根据一个较宽方面，本发明提供了一种存储器系统，包括：存储器控制器；经由具 有多分支（multi-drop)连接的公用总线连接到控制器的多个存储器件；其中存储器控制 器通过命令执行器件选择。
[0010] 根据另一个较宽方面，本发明提供了一种存储器系统，包括：存储器控制器；经由 具有多分支连接的公用总线连接到控制器的多个存储器件；其中存储器控制器通过输入地 址执行器件选择；每个存储器件包括：包含器件标识符的寄存器；器件标识符比较器，其将 接收到的输入地址的选定位与寄存器的内容进行比较以确定是否存在匹配，以及其中如果 给定器件的器件标识符比较器确定存在匹配，则选择该给定器件。
[0011] 根据另一个较宽方面，本发明提供了一种在系统中使用的存储器控制器，所述系 统包括该存储器控制器和经由具有多分支连接的公用总线连接到控制器的多个存储器件， 其中存储器控制器通过命令执行器件选择。
[0012] 根据另一个较宽方面，本发明提供了一种在系统中使用的存储器件，所述系统包 括存储器控制器和经由具有多分支连接的公用总线连接到控制器的多个存储器件，存储器 件包括：命令处理器，其配置成处理经由公用总线接收的命令以确定命令是否选择该特定 存储器件，以及在命令选择该特定存储器件的情况下执行命令。
[0013] 根据另一个较宽方面，本发明提供了一种在存储器系统中使用的存储器件，所述 存储器系统包括存储器控制器、以及包括经由具有多分支连接的公用总线连接到控制器的 存储器件的多个存储器件，该存储器件包括：包含器件标识符的寄存器；器件标识符比较 器，其将接收到的输入地址的选定位与寄存器的内容进行比较以确定是否存在匹配，以及 其中如果器件标识符比较器确定存在匹配则选择该存储器件。
[0014] 根据另一个较宽方面，本发明提供了一种存储器系统中的方法，所述存储器系统 包括存储器控制器和经由具有多分支连接的公用总线连接到控制器的多个存储器件，所述 方法包括：通过命令执行器件选择。
[0015] 根据另一个较宽方面，本发明提供了一种在存储器系统中使用的方法，所述存储 器系统包括存储器控制器、以及经由具有多分支连接的公用总线连接到控制器的多个存储 器件，所述方法包括：存储器控制器通过输入地址执行器件选择；每个存储器件在寄存器 中保持器件标识符；每个存储器件中的器件标识符比较器将接收到的输入地址的选定位与 存储器件的寄存器的内容进行比较以确定是否存在匹配，以及其中如果给定器件的器件标 识符比较器确定存在匹配，则选择该给定器件。
[0016] 在研究结合附图提供的本发明特定实施例的以下描述后，本发明的其他方面和特 征对本领域普通技术人员将变得明显。

【专利附图】

【附图说明】
[0017] 现在将参考附图，仅通过举例的方式描述本发明的实施例，在附图中：
[0018] 图1示出与非闪存功能块；
[0019] 图2示出与非闪存单元阵列结构；
[0020] 图3示出与非闪存块结构；
[0021] 图4示出与非闪存页结构；
[0022] 图5示出与非闪存中的以页为基础的读取操作；
[0023] 图6示出与非闪存中的以页为基础的程序操作；
[0024] 图7示出与非闪存中的以块为基础的擦除操作；
[0025] 图8示出具有闪存存储器的通用系统；
[0026] 图9示出使用单个闪存存储器件的闪存存储器系统；
[0027] 图10示出使用多个闪存存储器件的闪存存储器系统；
[0028] 图11示出处于多分支连接中的与非闪存器件；
[0029] 图12示出处于多分支连接中的与非闪存器件；
[0030] 图13示出两个与非闪存器件中的页编程；
[0031] 图14示出两个与非闪存器件中的交错页编程；
[0032] 图15示出两个与非闪存器件中的页读取；
[0033] 图16示出根据本发明一个实施例的MCP中的两个与非闪存器件；
[0034] 图17示出根据本发明另一个实施例的MCP中的四个与非闪存器件；
[0035] 图18示出根据本发明另一个实施例的命令结构；
[0036] 图19示出根据本发明另一个实施例的两个与非闪存器件中的交错页编程；
[0037] 图20示出根据本发明另一个实施例的两个与非闪存器件中的交错页读取；
[0038] 图21示出根据本发明另一个实施例的两个与非闪存器件中的交错页读取和编 程；
[0039] 图22示出通过输入地址进行器件选择的示例电路；
[0040] 图23示出命令/地址/数据输入定时；并且
[0041] 图24示出命令/地址/数据输出定时。

【具体实施方式】
[0042] 对增加闪存存储器系统中的存储器容量的需求已变得显著，并且多芯片封装 (MCP:单个封装中的多个芯片）是用于增加封装密度的非常流行的解决方案。然而，当 MCP中的闪存器件的数量增加时，对单个封装中的每个闪存器件使用单独的芯片使能引脚 (CE#)会要求系统配置发生变化（例如，引脚分配变化、PCB变化）。
[0043] 与非闪存功能块
[0044] 图1示出与非闪存功能块。其示出对与非功能块的各种输入/输出。下文中，#表 示低电平有效（即，当信号输入是低电平时使能）。
[0045] 命令锁存使能（CLE)输入信号18用于控制将操作模式命令载入到内部命令寄存 器38中。当CLE是高电平时，命令在WE#信号22的上升沿从I/O端口 28被锁存到命令寄 存器38中。
[0046] 地址锁存使能（ALE)信号20用于控制将地址信息载入到内部地址寄存器40中。 当ALE是高电平时，地址信息在WE#信号22的上升沿从I/O端口 28被锁存到地址寄存器 中。
[0047] 芯片使能（CE#) 16 :在器件处于就绪状态时，如果CE#变成高电平，则器件进入低 功率等待模式。当器件处于忙碌状态时（R/B# = L)，诸如在编程或擦除或读取操作期间， CE#信号被忽略，并且即使CE#输入变成高电平也不会进入等待模式。
[0048] 写使能（WE#)信号22用来控制从I/O端口 28进行数据采集。
[0049] 读使能信号（RE#) 24控制串行数据输出。在RE#的下降沿之后，数据可用。在该 下降沿，地址寄存器的内容也被递增（地址=地址+1)。
[0050] I/O端口（1/00到7)28 :1/00到1/07引脚被用作传送地址、命令和输入/输出数 据到器件以及从器件传送地址、命令和输入/输出数据的端口。
[0051] 写保护（WP#)信号26用于保护器件免于被意外编程或擦除。当WP#是低电平时， 内部电压调节器（高电压生成器32)被重置。当输入信号无效时，在通电/断电期间，该信 号通常被用来保护数据。
[0052] 就绪/忙碌（R/B#) 14是开漏引脚，并且输出信号用来指示器件的操作状况。在编 程、擦除和读取操作期间，R/B#信号处于忙碌状态（R/B# = L)，并且将在操作完成后返回到 就绪状态（R/B# = H)。
[0053] VcclO和Vssl2是电源输入。
[0054] 与非闪存的存储器核由与非存储单元阵列50、行解码器52、感测放大和页缓冲器 54以及列解码器56组成。以下描述详细的存储单元阵列组织。由行解码器52选择用于读 取或编程操作的页。也由行解码器选择用于擦除操作的块。在读取操作期间，选定的页的 数据被感测并锁存到感测放大和页缓冲器54中。之后，存储在页缓冲器54中的数据通过 列解码器56和全局缓冲器44被顺序读出。在编程期间，来自全局缓冲器44的输入数据经 由列解码器56被顺序加载到页缓冲器54中。锁存在页缓冲器中的输入数据最后被编程到 选定的页中。
[0055] 高电压生成器32在读取、编程和擦除操作期间提供高电压和参考电压。
[0056] 全局缓冲器44经由公用I/O引脚（I/O 0到7)28临时保持并缓冲输入和输出数 据。公用I/O引脚充当命令、地址和输入/输出数据的端口。
[0057] 状态寄存器42在读取操作、编程或擦除操作期间跟踪器件状态。
[0058] 就绪/忙碌#30具有开漏晶体管，并生成上述就绪/忙碌（R/B#)信号14。
[0059] 命令寄存器38解码来自全局缓冲器44的输入命令，并且解码的命令被输入到具 有状态机的控制电路36。
[0060] 控制电路36是在各种操作模式期间控制整个器件的中央单元。
[0061] 控制缓冲器34根据如CE#、CLE、ALE、WE#、RE#和WP#的控制引脚的组合，确定诸 如命令输入、地址输入、数据输入、数据输出和状态输出之类的操作模式之一。
[0062] 复用的列地址和行地址被存储在地址寄存器40中，并经由列预解码器48传送到 行预解码器46和列解码器56。
[0063] 用于图1的与非闪存功能块的操作时序细节和器件操作的示例可在与非闪存规 范中找到，诸如 2007年3 月 31 日的标题为"1G X 8 Bit/2G X 8 Bit NAND Flash Memory" 的三星的8Gb SLC与非闪存规范k9f8g08x0m、以及2007年3月31日的标题为"2G x 8 Bit/4G X 8 Bit/8G X 8Bit NAND Flash Memory"的三星的 16Gb/32Gb/64Gb SLC与非闪存 规范k9xxg08uxm，通过引用将这两者结合在本文中。
[0064] 与非闪存中的器件操作
[0065] 在该节中，描述与非闪存存储器的基本操作和单元阵列组织。图2示出与非闪存 存储器的单元阵列结构，其由被标为块〇、块1、…、块n-1的η个可擦除块组成。每个块被 细分为如图3示出的被标为页0、页1、…、页m-Ι的m个可编程页。
[0066] 每个页由图4示出的（j+k)字节（x8b)组成。页被细分为j字节数据存储区域 100 (数据字段）与单独的k字节区域102 (备用字段）。k字节区域典型地被用于错误管理 功能。利用这种布置，1页=(j+k)字节，1块=m页=(j+k)字节*m，并且总存储器阵列尺 寸=η 块=(j+k)字节 *m*n。
[0067] 在与非闪存器件中，读取和编程操作是以页为基础执行的，而擦除操作是以块为 基础执行的。所有的操作可以例如通过上述三星规范中规定的命令来驱动。在特定示例中， j = 4096, k = 128, m = 64 并且 η = 2048。利用这些数字，1 页=(4K+128)字节，1 块= 64 页=(4Κ+128)字节 Χ64 = (256Κ+8Κ)字节，1 平面=2048 块=(256Κ+8Κ)字节 Χ2048 =(4G+128M)比特，并且1个器件=2平面=(4G+128M)比特*2= (8G+256M)比特。典型 地，所提到的与非闪存中的存储容量不包括备用字段。
[0068] 内部存储器阵列是以页为基础存取的。在经由公用I/O引脚（1/00到1/07)将 READ(读取）命令和跟随在后的地址写入到器件后，读取操作开始。在少于图5示出的 tR(从闪存阵列到页寄存器的数据传送时间）中，选定页内的4, 224字节的数据被感测并传 递到页寄存器（或页缓冲器）。一旦4, 224字节的数据被感测并从单元阵列中的选定页被 传递到数据寄存器，数据寄存器中的数据可以顺序地从器件被读取。
[0069] 存储器阵列是以页为基础被编程的。对于编程操作，后面跟随着地址和4, 224字 节的输入数据的PROGRAM(编程）命令通过公用I/O引脚（1/00到1/07)被发布给器件。在 输入数据加载周期期间，4, 224字节的数据被传递给页寄存器（或页缓冲器），并在少于图 6示出的tPROG(页编程时间）的时间中最终被编程到单元阵列的选定页中。
[0070] 存储器阵列是以块为基础被擦除的。对于块擦除操作，通过公用I/O引脚（1/00 到1/07)向器件发布后面跟随着块地址的BLOCK ERASE (块擦除）命令。（256K+8K)字节的 数据在少于如图7所示的tBERS(块擦除时间）的时间中被擦除。
[0071] 通用闪存存储器系统
[0072] 图8示出包括闪存存储器系统的通用系统的示例的框图。闪存存储器系统114经 由闪存控制器112与主系统或处理器110通信。
[0073] 典型的闪存存储器系统具有如图9示出的单个闪存存储器件118,或如图10示出 的多个闪存存储器件120、122、124、126。使用单个闪存器件的闪存存储器系统可以被用在 需要相对较小存储空间的应用中。
[0074] 对于需要较大存储空间的应用，可以实施使用多个闪存存储器件的闪存存储器系 统，诸如图10的系统。闪存控制器112可以经由公用总线128访问每个闪存存储器件120、 122、124、126。通过在器件之一上声明芯片使能信号，可以每次仅选择一个闪存器件。
[0075] 多芯片封装（MCP)中的与非闪存存储器
[0076] 多芯片封装（MCP :单个封装中的多个芯片）是用于增加封装密度的非常流行的解 决方案。MCP典型地使用诸如图11和图12示出的多分支总线。
[0077] 图11示出具有两个与非闪存器件130U32的MCP。每个闪存存储器件中的除了 芯片选择（CE#)信号136、138以外的所有输入和输出信号都连接到公用总线134。每个闪 存存储器件可以通过声明适当的CE#信号而被选择。例如，闪存器件1130可以通过声明 CE1#136(CE1# ="低电平"）而被选择并存取。第二闪存器件132被弃选（CE2# = "高电 平"），并忽略来自闪存控制器的任何输入，诸如命令或地址。而且，剩余器件的输出信号也 处于高阻抗（即，Hi-Z)状态。
[0078] 类似地，图12示出具有四个与非闪存器件140、142、144、146与相应的CE#信号 CE1#152、CE2#154、CE3#156 和 CE4#158 的MCP。第一闪存器件 1140 可以通过声明 CE1#(CE1# ="低电平"）而被选择并存取。剩余器件被弃选（CE2# ="高电平"，CE3# = "高电平"， CE4# = "高电平"），并忽略来自闪存控制器的任何输入，诸如命令或地址。而且，剩余器件 的输出信号也处于高阻抗（即，Hi-Z)状态。这种类型的器件连接是多分支总线连接或拓 扑。
[0079] 图13示出用于单个封装中的两个与非闪存器件的页编程操作时序的示例。除了 CE#引脚以外的所有输入和输出引脚共同地以图11示出的多分支配置连接。该示例示出对 器件1130和器件2230的连续编程操作。
[0080] 当CE1#是低电平时（400)，用于页编程的第一命令循环（80h)被发布（402)给器 件1130。五个字节输入地址（针对8Gb与非闪存的A0到A30) (404)和4K字节输入数据 (406)被加载到器件1中。
[0081] 用于页编程的第二命令循环（lOh) (408)被声明，并且器件1开始由自动定时的内 部编程算法控制的页编程操作（410)。在该时段期间，器件1的R/B#变成低电平，以表示 器件1处于忙碌状态（412)。一旦内部页编程操作完成，器件1的R/B#变成高电平（414)。 因此下一个命令可以被发布给器件1。在器件1中的页编程操作期间，器件2132通过CE2# =高电平（416)被禁用（被弃选）。
[0082] 当CE2#是低电平（418)时，用于页编程的第一命令循环（80h)被发布给器件 2(420)。五个字节输入地址（针对8Gb与非闪存的A0到A30) (422)和4K字节输入数据 (424)被加载到器件2中。用于页编程的第二命令循环（10h) (426)被声明，并且器件1开 始由自动定时的内部编程算法控制的页编程操作。在该时段期间，器件1的R/B#变成低电 平（428)，以表示器件1处于忙碌状态。一旦内部页编程操作完成，器件2的R/B#变成高电 平（430)。因此下一个命令可以被发布给器件2。在器件2中的页编程操作期间，器件1通 过CE2# =高电平（432)被禁用（被弃选）。
[0083] 利用图13中示出的页编程操作，被弃选的与非闪存器件等待，直到所选择的器件 完成任何操作。自动定时的页编程典型地在SLC与非闪存中花费200 μ s并且在MLC与非 闪存中花费600 μ s。
[0084] 为了减少等待时间，与非闪存器件可以具有"CE#don't care state (CE#不关心状 态）"。一旦选定的器件开始内部页编程操作，选定的器件将继续内部页编程操作，即使当 CE#处于高电平时。利用"CE#don't care"特征，一旦之前的器件进入到内部页编程操作， 下一个器件可以执行任何其他操作。这被称为两个与非闪存器件之间的器件交错操作，并 且这样的示例在图14中示出，同样是在包含2个闪存器件的图11的MCP的上下文中。
[0085] 当CE1#是低电平时（440)，用于页编程的第一命令循环（80h)被发布给器件 1130 (442)。五个字节输入地址（针对8Gb与非闪存的A0到A30) (444)和4K字节输入数 据（446)被加载到器件1。用于页编程的第二命令循环（10h) (448)被声明，并且器件1开 始由自动定时的内部编程算法（450)控制的页编程操作。在该时段期间，器件1的R/B#变 成"低电平"，以表示器件1处于忙碌状态（452)。一旦第一器件中的内部页编程操作开始 (这可以由R/B#指示），CE#1可以返回到高电平（454)。因此，下一个页编程命令可以被发 布给第二器件132。
[0086] 当CE2#是低电平时（456)，用于页编程的第一命令循环（80h)被发布给器件 2(458)。五个字节输入地址（针对8Gb与非闪存的A0到A30) (460)和4K字节输入数据 (462)被加载到器件2。用于页编程的第二命令循环（10h) (464)被声明，并且器件2开始 由自动定时的内部程序算法控制的页编程操作（466)。一旦内部页编程操作完成，器件2的 R/B#变成高电平（468)。
[0087] 图15示出用于单个封装（例如，图11的MCP)中的两个与非闪存器件的交错页读 取操作时序。交错页读取操作与之前描述的交错页编程操作非常类似。当CE1#是低电平 时（470)，用于对器件1130进行页读取的第一命令循环（00h)(472)被发布，并且五个字节 输入地址（针对8Gb与非闪存的A0到A30) (474)被加载到器件1。用于页读取的第二命令 循环（30h) (476)被声明，并且器件1开始由自动定时的内部读取算法控制的页读取操作。 在该时段期间，器件1的R/B#变成低电平，以表示器件1处于忙碌状态（480)。一旦内部页 读取操作完成，器件1的R/B#变成高电平（482)。因此器件1准备好4KB数据的突发读取 操作。在对器件1的页读取操作期间，器件2132通过CE2# =高电平（484)被禁用（被弃 选）。
[0088] 当CE2#是低电平时（486)，用于对器件2进行页编程的第一命令循环（00h) (488) 被发布，并且五个字节输入地址（针对8Gb与非闪存的A0到A30)被加载到器件2。用于页 读取的第二命令循环（l〇h) (492)被声明，并且器件2开始由自动定时的读取算法控制的页 读取操作（494)。在该时段期间，器件2的R/B#变成低电平，以表示器件2处于忙碌状态 (496)。一旦内部页读取操作完成，器件2的R/B#变成高电平（498)。因此，下一个命令可 以被发布给器件2。在对器件2的页读取操作期间，器件1通过CE2# =高电平（500)被禁 用（被弃选）。
[0089] 在MCP配置中
[0090] 闪存存储器中的MCP的目的在于增加存储容量，同时保持相同的封装管脚引出线 (package pinout)和配置。然而，在传统的实施中，芯片使能（CE#)引脚需要被分开，如在 1. 4节中所述。如果MCP器件在单个封装中具有4个闪存器件，则需要4个芯片使能引脚 (CE1#?CE4#)，这与具有两个闪存器件的MCP中的两个形成对比。结果是，与2器件MCP 相比，4器件MCP需要不同的引脚分配和PCB布局。此外，对于闪存存储器控制器来说，该芯 片使能引脚的增加是个负担。
[0091] 下面描述的实施例在单个封装或闪存存储器系统中仅使用两个闪存器件。然而， 这些实施例很容易扩展为适用于单个封装或闪存存储器系统中的较大数量的闪存器件。
[0092] MCP中通过命令执行的器件选择
[0093] 图16和17示出用于单个封装中的两个与非闪存器件和单个封装中的4个与非闪 存器件的器件连接的示例。对于图16的2器件实施例，存在连接到公用总线164的两个与 非闪存器件160、162。与图11的布置不同，没有单独的CE#引脚。类似地，对于图17的4 器件实施例，存在连接到公用总线178的四个与非闪存器件170、172、174、176。与图12的 布置不同，不存在单独的CE#引脚。在示出的示例中，管脚引出线是相同的，而不管封装中 的闪存存储器件的数量如何，并且所有引脚被共同地连接。
[0094] 一些传统的与非闪存系统使用一个字节的命令结构。在命令结构中不包含器件 ID。图18示出根据本发明实施例的1字节命令结构。该命令由0P(操作）代码200和器 件ID202组成。在该示例中，高4位（位4到位7)被分配给0P代码，并且低4位（位0到 位3)被分配给器件ID。利用4位器件ID，总共16个器件可以被排他地选择。应注意的是， 被分配给0P代码和器件ID的位数可以变化，并且图18中示出的命令结构仅是一个示例。
[0095] 在一些实施例中，以多分支配置连接的每个与非闪存器件（例如图16或17的与 非闪存器件）包含命令处理器（未示出），其配置成处理经由公用总线接收的命令以确定命 令是否选择该特定存储器件，并且如果命令选择该特定存储器件则执行该命令。
[0096] 表1列出了在本发明实施例中使用的示例命令组。第一命令中的低4位选择多达 16个闪存器件中的一个。所提出的与非闪存命令和传统与非闪存命令之间的差别在于，本 发明的示例中的每个命令的低4位被分配给器件ID。
[0097] 表1 :包括器件ID的示例命令组
[0098]

【权利要求】
1. 一种存储器系统，包括： 存储器控制器； 经由具有多分支连接的公用总线连接到所述控制器的多个存储器件； 其中所述存储器控制器通过命令执行器件选择。
2. 如权利要求1所述的存储器系统，其中所述存储器控制器通过对于每个命令传送包 括命令操作代码部分和器件标识符部分的所述命令，通过命令执行器件选择；以及 其中所述多个存储器件中的每个存储器件在所述命令的所述器件标识符部分与该存 储器件的器件标识符匹配时执行所述命令。
3. 如权利要求1所述的存储器系统，其中所述命令是选自以下命令中的命令： 对于具有器件标识符〈deViCe_ID>的器件的读取状态操作： 〈read op_code> ;〈device_ID>，其中〈read op_code>是规定读取操作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的突发读取操作： 〈burst read op_code> ;〈device_ID>，其中〈burst read op_code> 是规定突发读取操 作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的块擦除操作： 〈block erase op_code> ;〈device_ID>，其中〈block erase op_code> 是规定块擦除操 作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的读取操作： 〈read status op_code> ;〈device_ID>，其中〈read status op_code> 是规定读取状态 操作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的页编程操作： 〈page program op_code> ;〈device_ID>,其中〈page program op_code>：^规定页编程 操作的操作代码。
4. 如权利要求2所述的存储器系统，其中所述命令是8位命令，所述8位命令的命令部 分是4位，以及所述8位命令的器件标识符部分是4位。
5. 如权利要求1所述的存储器系统，其中用器件交错操作通过命令执行器件选择。
6. 如权利要求5所述的存储器系统，其中所述交错操作包括下述中的一个： 与第二器件的页编程交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页读取。
7. 如权利要求1所述的存储器系统，其中所述多个器件包括多个与非闪存器件，所述 多个与非闪存器件是多芯片封装的一部分。
8. 如权利要求7所述的存储器系统，包括： 对于所述多个与非闪存器件能够被使能的公用芯片。
9. 如权利要求1所述的存储器系统，其中所述公用总线包括： 写保护线； 写使能线； 读使能线； 地址锁存使能线： 命令锁存使能线； 芯片使能线； 用于命令、地址和数据的I/O ;以及 就绪/忙碌线。
10. -种存储器系统，包括： 存储器控制器； 经由具有多分支连接的公用总线连接到所述控制器的多个存储器件； 其中所述存储器控制器通过输入地址执行器件选择； 每个存储器件包括： 包含器件标识符的寄存器； 器件标识符比较器，其将接收到的输入地址的选定位与所述寄存器的内容进行比较以 确定是否存在匹配，以及其中如果给定器件的器件标识符比较器确定存在匹配，则选择所 述给定器件。
11. 如权利要求10所述的存储器系统，包括： 全局缓冲器，其中命令、数据和输入地址在被接收时最初被存储在所述全局缓冲器中， 其中所述器件标识符比较器经由所述全局缓冲器获取所述接收到的输入地址的选定 位。
12. 如权利要求10所述的存储器系统，其中每个存储器件还包括：突发数据控制器，其 使得该存储器件在以下情况下被选择： 当所述器件标识符比较器确定存在匹配时； 当命令输入在进行中时；以及 当地址输入在进行中时。
13. 如权利要求12所述的存储器系统，其中在每个存储器件中，所述突发数据控制器 包括：输出，其指示所述存储器件被选择还是被弃选。
14. 如权利要求12所述的存储器系统，其中每个突发数据控制器包括： 逻辑电路，其接收所述器件标识符比较器的输出、指示地址输入是否在进行中的地址 锁存使能信号、以及指示命令输入是否在进行中的命令锁存使能信号，以及其中所述逻辑 电路生成指示所述存储器件被选择还是被弃选的输出。
15. 如权利要求10所述的存储器系统，其中每个存储器件还包括： 用于缓冲接收到的写使能信号的写使能缓冲器，所述写缓冲器具有用于接收所述存储 器件被选择还是被弃选的指示的输入端，以及其中当所述存储器件被弃选时禁用所述写使 能缓冲器； 用于缓冲接收到的读使能信号的读使能缓冲器，所述读缓冲器具有用于接收所述存储 器件被选择还是被弃选的指示的输入端，以及其中当所述存储器件被弃选时禁用所述读使 能缓冲器。
16. 如权利要求10所述的存储器系统，其中用器件交错操作通过输入地址执行器件选 择。
17. 如权利要求16所述的存储器系统，其中所述交错操作包括下述中的一个： 与第二器件的页编程交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页读取。
18. 如权利要求10所述的存储器系统，其中所述多个器件包括多个与非闪存器件，所 述多个与非闪存器件是多芯片封装的一部分。
19. 如权利要求18所述的存储器系统，包括： 对于所述多个与非闪存器件能够被使能的公用芯片。
20. 如权利要求10所述的存储器系统，其中所述公用总线包括： 写保护线； 与使能线； 读使能线； 地址锁存使能线； 命令锁存使能线； 芯片使能线； 用于命令、地址和数据的I/O ;以及 就绪/忙碌线。
21. -种在系统中使用的存储器控制器，所述系统包括存储器控制器和经由具有多分 支连接的公用总线连接到所述控制器的多个存储器件，其中所述存储器控制器通过命令执 行器件选择。
22. 如权利要求21所述的存储器控制器，其中所述存储器控制器通过对于每个命令传 送包括命令操作代码部分和器件标识符部分的所述命令，通过命令执行器件选择。
23. 如权利要求21所述的存储器控制器，其中所述命令是选自以下命令中的命令： 对于具有器件标识符〈deViCe_ID>的器件的读取状态操作： 〈read op_code> ;〈device_ID>，其中〈read op_code>是规定读取操作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的突发读取操作： 〈burst read op_code> ;〈device_ID>，其中〈burst read op_code> 是规定突发读取操 作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的块擦除操作： 〈block erase op_code> ;〈device_ID>，其中〈block erase op_code> 是规定块擦除操 作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的读取操作： 〈read status op_code> ;〈device_ID>，其中〈read status op_code>是规定读取状态 操作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的页编程操作： 〈page program op_code> ;〈device_ID>,其中〈page program op_code>：^规定页编程 操作的操作代码。
24. 如权利要求22所述的存储器控制器，其中所述命令是8位命令，所述8位命令的命 令部分是4位，以及所述8位命令的器件标识符部分是4位。
25. 如权利要求21所述的存储器控制器，其中用器件交错操作通过命令执行器件选 择。
26. 如权利要求25所述的存储器控制器，其中所述交错操作包括下述中的一个： 与第二器件的页编程交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页读取。
27. 如权利要求21所述的存储器控制器，其在系统中使用，在所述系统中所述多个器 件包括多个与非闪存器件，所述多个与非闪存器件是多芯片封装的一部分。
28. 如权利要求27所述的存储器控制器，包括： 对于所述多个与非闪存器件能够被使能的公用芯片。
29. 如权利要求21所述的存储器控制器，其中所述公用总线包括： 写保护线； 与使能线； 读使能线； 地址锁存使能线； 命令锁存使能线； 芯片使能线； 用于命令、地址和数据的I/O ;以及 就绪/忙碌线。
30. -种在系统中使用的存储器件，所述系统包括存储器控制器和经由具有多分支连 接的公用总线连接到所述控制器的多个存储器件，所述存储器件包括： 命令处理器，其配置成处理经由所述公用总线接收的命令，以确定所述命令是否选择 该特定存储器件并在所述命令选择该特定存储器件的情况下执行所述命令。
31. 如权利要求30所述的存储器件，其中： 所述命令包括命令操作代码部分和器件标识符部分；以及 其中当所述命令的所述器件标识符部分与所述存储器件的器件标识符匹配时，所述命 令处理器执行所述命令。
32. 如权利要求30所述的存储器件，其中所述命令是选自以下命令中的命令： 对于具有器件标识符〈deViCe_ID>的器件的读取操作： 〈read op_code> ;〈device_ID>，其中〈read op_code>是规定读取操作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的突发读取操作： 〈burst read op_code> ;〈device_ID>，其中〈burst read op_code> 是规定突发读取操 作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的块擦除操作： 〈block erase op_code> ;〈device_ID>，其中〈block erase op_code> 是规定块擦除操 作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的读取操作： 〈read status op_code> ;〈device_ID>，其中〈read status op_code> 是规定读取状态 操作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的页编程操作： 〈page program op_code> ;〈device_ID>,其中〈page program op_code> 是规定页编程 操作的操作代码。
33. 如权利要求31所述的存储器件，其中所述命令是8位命令，所述8位命令的命令部 分是4位，以及所述8位命令的器件标识符部分是4位。
34. 如权利要求30所述的存储器件，其中用器件交错操作通过命令执行器件选择。
35. 如权利要求34所述的存储器件，其中所述交错操作包括下述中的一个： 与第二器件的页编程交错的存储器件的页编程； 与第二器件的页读取交错的存储器件的页编程； 与第二器件的页读取交错的存储器件的页读取。
36. 如权利要求30所述的存储器件，其中所述多个器件包括多个与非闪存器件，所述 多个与非闪存器件是多芯片封装的一部分。
37. 如权利要求36所述的存储器件，包括： 对于所述多个与非闪存器件能够被使能的公用芯片。
38. 如权利要求30所述的存储器件，其中所述公用总线包括： 写保护线； 与使能线； 读使能线； 地址锁存使能线； 命令锁存使能线； 芯片使能线； 用于命令、地址和数据的I/O ;以及 就绪/忙碌线。
39. -种在存储器系统中使用的存储器件，所述系统包括：存储器控制器；以及包括经 由具有多分支连接的公用总线连接到所述控制器的存储器件的多个存储器件，所述存储器 件包括： 包含器件标识符的寄存器； 器件标识符比较器，其将接收到的输入地址的选定位与所述寄存器的内容进行比较以 确定是否存在匹配，以及其中如果所述器件标识符比较器确定存在匹配，则选择所述存储 器件。
40. 如权利要求39所述的存储器件，包括： 全局缓冲器，其中命令、数据和输入地址在被接收时最初被存储在所述全局缓冲器中， 其中所述器件标识符比较器经由所述全局缓冲器获取所述接收到的输入地址的选定 位。
41. 如权利要求39所述的存储器件，还包括： 突发数据控制器，其使得所述存储器件在以下情况下被选择： 当所述器件标识符比较器确定存在匹配时； 当命令输入在进行中时；以及 当地址输入在进行中时。
42. 如权利要求41所述的存储器件，其中所述突发数据控制器包括：输出，其指示所述 存储器件被选择还是被弃选。
43. 如权利要求41所述的存储器件，其中所述突发数据控制器包括： 逻辑电路，其接收所述器件标识符比较器的输出、指示地址输入是否在进行中的地址 锁存使能信号、以及指示命令输入是否在进行中的命令锁存使能信号，以及其中所述逻辑 电路生成指示所述存储器件被选择还是被弃选的输出。
44. 如权利要求39所述的存储器件，其中所述存储器件还包括： 用于缓冲接收到的写使能信号的写使能缓冲器，所述写缓冲器具有用于接收所述存储 器件被选择还是被弃选的指示的输入端，以及其中当所述存储器件被弃选时禁用所述写使 能缓冲器； 用于缓冲接收到的读使能信号的读使能缓冲器，所述读缓冲器具有用于接收所述存储 器件被选择还是被弃选的指示的输入端，以及其中当所述存储器件被弃选时禁用所述读使 能缓冲器。
45. 如权利要求39所述的存储器件，其中用器件交错操作通过输入地址执行器件选 择。
46. 如权利要求45所述的存储器件，其中所述交错操作包括下述中的一个： 与第二器件的页编程交错的存储器件的页编程； 与第二器件的页读取交错的存储器件的页编程； 与第二器件的页读取交错的存储器件的页读取。
47. 如权利要求39所述的存储器件，其中所述多个器件包括多个与非闪存器件，所述 多个与非闪存器件是多芯片封装的一部分。
48. 如权利要求47所述的存储器件，包括： 对于所述多个与非闪存器件能够被使能的公用芯片。
49. 如权利要求39所述的存储器件，其中所述公用总线包括： 写保护线； 与使能线； 读使能线； 地址锁存使能线； 命令锁存使能线； 芯片使能线； 用于命令、地址和数据的I/O ;以及 就绪/忙碌线。
50. -种存储器系统中的方法，所述存储器系统包括存储器控制器和经由具有多分支 连接的公用总线连接到所述控制器的多个存储器件，所述方法包括： 通过命令执行器件选择。
51. 如权利要求50所述的方法，其中通过命令执行器件选择包括：通过对于每个命令 传送包括命令操作代码部分和器件标识符部分的所述命令； 所述方法还包括： 所述多个存储器件中的每个存储器件在所述命令的所述器件标识符部分与该存储器 件的器件标识符匹配时执行所述命令。
52. 如权利要求50所述的方法，其中所述命令是选自以下命令中的命令： 对于具有器件标识符〈deViCe_ID>的器件的读取状态操作： 〈read op_code> ;〈device_ID>，其中〈read op_code>是规定读取操作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的突发读取操作： 〈burst read op_code> ;〈device_ID>，其中〈burst read op_code> 是规定突发读取操 作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的块擦除操作： 〈block erase op_code> ;〈device_ID>，其中〈block erase op_code> 是规定块擦除操 作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的读取操作： 〈read status op_code> ;〈device_ID>，其中〈read status op_code> 是规定读取状态 操作的操作代码； 对于具有器件标识符〈deViCe_ID>的器件的页编程操作： 〈page program op_code> ;〈device_ID>,其中〈page program op_code>：^规定页编程 操作的操作代码。
53. 如权利要求51所述的方法，其中所述命令是8位命令，所述8位命令的命令部分是 4位，以及所述8位命令的器件标识符部分是4位。
54. 如权利要求50所述的方法，其中执行器件选择包括：执行器件交错操作。
55. 如权利要求54所述的方法，其中执行器件交错操作包括下述中的一个： 与第二器件的页编程交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页读取。
56. 如权利要求50所述的方法，其中所述多个器件包括多个与非闪存器件，所述多个 与非闪存器件是多芯片封装的一部分。
57. 如权利要求56所述的方法，其中所述多芯片封装包括： 对于所述多个与非闪存器件能够被使能的公用芯片。
58. 如权利要求50所述的方法，其中所述公用总线包括： 写保护线； 与使能线； 读使能线； 地址锁存使能线； 命令锁存使能线； 芯片使能线； 用于命令、地址和数据的I/O ;以及 就绪/忙碌线。
59. -种在存储器系统中使用的方法，所述存储器系统包括存储器控制器和经由具有 多分支连接的公用总线连接到所述控制器的多个存储器件，所述方法包括： 所述存储器控制器通过输入地址执行器件选择； 每个存储器件在寄存器中保持器件标识符； 每个存储器件中的器件标识符比较器将接收到的输入地址的选定位与所述存储器件 的所述寄存器的内容进行比较以确定是否存在匹配，以及其中如果给定器件的器件标识符 比较器确定存在匹配，则选择所述给定器件。
60. 如权利要求59所述的方法，包括： 每个存储器件在接收到命令、数据和输入地址时将所述命令、数据和输入地址最初存 储在全局缓冲器中； 其中在每个存储器件中所述器件标识符比较器经由所述全局缓冲器获取所述接收到 的输入地址的选定位。
61. 如权利要求59所述的方法，还包括： 每个存储器件中的突发数据控制器使得所述存储器件在以下情况下被选择： 当所述器件标识符比较器确定存在匹配时； 当命令输入在进行中时；以及 当地址输入在进行中时。
62. 如权利要求61所述的方法，其中在每个存储器件中，所述突发数据控制器生成指 示所述存储器件被选择还是被弃选的输出。
63. 如权利要求61所述的方法，还包括在每个存储器件中： 在所述存储器件的所述突发数据控制器中： a) 在逻辑电路中接收所述存储器件的所述器件标识符比较器的输出； b) 生成指示地址输入是否在进行中的地址锁存使能信号； c) 生成指示命令输入是否在进行中的命令锁存使能信号； 所述方法还包括：逻辑电路生成指示所述存储器件被选择还是被弃选的输出。
64. 如权利要求59所述的方法，还包括在每个存储器件中： 在写缓冲器中缓冲接收到的写使能信号，所述写缓冲器具有用于接收所述存储器件被 选择还是被弃选的指示的输入端，以及其中当所述存储器件被弃选时禁用所述写使能缓冲 器； 在读缓冲器中缓冲接收到的读使能信号，所述读缓冲器具有用于接收所述存储器件被 选择还是被弃选的指示的输入端，以及其中当所述存储器件被弃选时禁用所述读使能缓冲 器。
65. 如权利要求59所述的方法，其中用器件交错操作通过输入地址执行器件选择。
66. 如权利要求65所述的方法，其中所述交错操作包括下述中的一个： 与第二器件的页编程交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页编程； 与第二器件的页读取交错的第一器件的页读取。
67. 如权利要求59所述的方法，其中所述多个器件包括多个与非闪存器件，所述多个 与非闪存器件是多芯片封装的一部分。
68. 如权利要求67所述的方法，还包括使用对于所述多个与非闪存器件能够被使能的 公用芯片。
69. 如权利要求59所述的方法，还包括使用公用总线，所述公用总线包括： 写保护线； 与使能线； 读使能线； 地址锁存使能线； 命令锁存使能线； 芯片使能线； 用于命令、地址和数据的I/O ;以及 就绪/忙碌线。
【文档编号】G11C16/06GK104160448SQ201280071163
【公开日】2014年11月19日 申请日期:2012年11月8日 优先权日:2012年1月5日
【发明者】J-K·金姆 申请人:康威桑知识产权管理公司