具有双端口缓冲器的存储器模块的制作方法
【专利摘要】一种计算机系统包括存储器模块。该存储器模块包括易失性存储器、非易失性存储器子系统、主端口和双端口缓冲器设备。双端口缓冲器设备将非易失性存储器子系统和主端口同步地耦合到易失性存储器。该双端口缓冲器设备包括路由逻辑，以可选择地将由主端口和非易失性存储器子系统所提供的地址信息路由到易失性存储器。
【专利说明】具有双端口缓冲器的存储器模块
【背景技术】
[0001]存储器设备可以被宽泛地分类为提供易失性或非易失性储存。易失性存储器只在施加电力时保留存储的数据。然而非易失性存储器在已经移除电力之后保留信息。
[0002]随机存取存储器(“RAM”)是一种类型的易失性存储器。只要RAM的期望单元的地址是已知的，就可以任何次序访问RAM。动态随机存取存储器(“DRAM”)是一种类型的RAM。在DRAM中，电容器用来存储存储器位，并且电容器必须被周期地刷新以维持高的电子状态。因为DRAM电路小而且便宜，它可被用作用于计算机系统的存储器。
[0003]闪速存储器是一种类型的非易失性存储器。通常，可以块或页的方式访问闪速存储器。例如，可在一个操作或者一次“闪存(flash)”中擦除闪速存储器的一页。与访问DRAM相比，访问闪速存储器相对慢。因此，闪速存储器可被用作用于计算机系统的长期、持久的或辅助的储存，而不是作为主储存。由于提供的不同特征和能力，可在计算机系统中互补地采用DRAM和闪速存储器。
【专利附图】
【附图说明】
[0004]为了本发明的各种示例的详细描述，现在将对附图作出参考，其中:
图1示出根据本文所公开原理的混合存储器模块的框图；
图2示出根据本文所公开原理的混合存储器模块的框图；
图3示出根据本文所公开原理的包括存储器模块的计算机系统的框图；以及图4示出根据本文所公开原理的用于控制存储器模块中数据流的方法的流程图。
[0005]注释和命名
在下列描述和权利要求由始至终使用某些术语来指代特定的系统组件。正如本领域技术人员将理解的:计算机群可通过不同的名称指代组件。本文档并不旨在区分名称不同而不是功能不同的组件。在下列论述中以及在权利要求中，以开放式的方式使用术语“包括”和“包含”，并因而应被解释为意为“包括，但不限于……”。同样，术语“耦合”或“耦接”旨在意为间接的、直接的、光学的或无线的电连接。因此，如果第一设备耦合到第二设备，该连接可以是通过直接连接、通过经由其它设备和连接的间接连接或者通过无线连接。列举“基于”旨在意为“至少部分地基于”。因此，如果Z基于7，则Z可基于7和任何数量的其它因素。
【具体实施方式】
[0006]下列论述针对存储器模块和采用存储器模块的系统的各种实现方式。虽然这些实现方式中的一个或多个可能是优选的，但公开的实现方式不应该被解释为或以其它方式用作限制包括权利要求的本公开的范围。此外，本领域技术人员将理解:下列描述具有广泛的应用，并且任何实现方式的论述是说明性的，并不旨在暗示包括权利要求的本公开的范围被限制到该实现方式。
[0007]计算机的速度和功能在不断提高。可通过提高时钟频率来提供更高的速度，这经常规定降低的信号转变时间以及来自反射和串扰的信号感应的噪声的更大可能性。功能的扩展可能要求越来越多数目的组件占用有限量的空间。此外，添加组件可增加信号线负载并损害信号完整性。
[0008]在计算机发展中，计算设备(诸如计算机)中使用的诸如双列直插存储器模块(DIMM)之类的存储器模块受到上述进展。电子系统和存储器速度增加，而功能扩展的组件添加到DIMM可能导致噪声或信号退化，噪声或信号退化限制模块性能和/或不利地影响模块大小的形状因数扩大。本文中公开的存储器模块包括双端口缓冲器设备，其在不增加组件的形状因数的情况下提供改进的模块抗干扰性并支持附加的模块功能。
[0009]图1和2示出根据本文所公开原理的混合存储器模块100的框图。混合存储器模块100可被实现为具有标准DIMM形状因数(例如240引脚的DIMM)以供安装在计算机系统中的DIMM。混合存储器模块100包括主端口 108、双端口缓冲器设备102、易失性存储器106和非易失性存储器子系统104。易失性存储器106可包括动态随机存取存储器(DRAM)。在DRAM中，每个数据位被存储为存储器单元的电容器上的电荷。为了防止在电容器由于泄漏而逐渐放电时的信息丢失，DRAM的存储器单元被周期性地刷新。刷新操作可被外部控制，或者DRAM可响应于进入自刷新模式的命令而执行自刷新过程。易失性存储器106可包括多个DRAM集成电路。例如，存储器模块100可包括两列DRAM，每列包括9个8位DRAM，以提供64个数据位以及用于错误检测和校正的8位。易失性存储器106可采用各种类型的DRAM (例如双数据速率(DDR)-2，-3，等等)。易失性存储器106的一些实现方式可包括除了 DRAM以外的易失性储存设备技术。
[0010]非易失性存储器子系统104提供备份储存以用于在易失性存储器106中存储的数据的保存。在图2中更详细地示出非易失性存储器子系统104。如图2所示，非易失性存储器子系统104包括备份控制器202和非易失性存储器204。非易失性存储器204可包括在存储单元中使用浮栅晶体管来存储位的闪速存储器。非易失性存储器204的实现方式可包括任何类型的闪速存储器(例如NOR闪存、NAND闪存)。非易失性存储器204的一些实现方式可包括除了闪速存储器以外的非易失性存储器技术(例如EEPR0M、铁电存储器、磁阻存储器、相变存储器等)。
[0011]存储器模块100中易失性存储器106和非易失性存储器204的比例可随实现方式的不同而不同。例如，在一些实现方式中，非易失性存储器204的储存容量可能等于易失性存储器106的储存容量。存储器模块100的其它实现方式可提供不同的易失性存储器106和非易失性存储器204储存比例。
[0012]备份控制器202耦合到非易失性存储器204，并且控制从易失性存储器106到非易失性存储器204的数据移动，反之亦然。在电力故障或其它情况确实很可能导致易失性存储器106中存储的数据丢失的情况下，备份控制器202可将易失性存储器106中存储的数据移动到非易失性存储器204。非易失性存储器子系统104可包括电力故障检测器(例如功率供应电压电平检测器)以检测即将发生的电力损失。检测到来自易失性存储器106的数据的可能丢失(例如即将发生的电力损失)可触发备份控制器202以将数据从易失性存储器106复制到非易失性存储器204。为了促进数据的备份，存储器模块100可包括对诸如电池或带电的超级电容器之类的电源的访问以给存储器模块100供电足以将数据从易失性存储器106移动到非易失性存储器204的时间间隔。在备份控制器202的一些实现方式中，将数据从易失性存储器106复制到非易失性存储器204可由定时器到期或另一个事件触发。类似地，当数据丢失事件已经过去时(例如电力被恢复到操作水平)，备份控制器204将数据从非易失性存储器204恢复到易失性存储器106。
[0013]备份控制器202可包括处理器和用于指令和数据的内部储存。处理器可以是通用微处理器、微控制器或本领域中已知的其它合适的指令执行设备。处理器可从内部储存检索指令(其中内部储存是计算机可读的介质)，并且执行指令以执行本文所述的操作。例如，当被执行时，该指令可使得处理器检测可能的数据丢失，并将易失性存储器106中存储的数据复制到非易失性存储器204，将数据从非易失性存储器204恢复到易失性存储器106，
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[0014]主端口 108提供接口，存储器模块100外部的系统和组件通过该接口访问存储器模块100的存储器和其它组件。例如，通过断言(assert)地址、命令(例如读取、写入等)、数据值等，主处理器、直接存储器存取引擎、图形处理器或计算机系统的其它数据处理单元可经由主端口 108访问存储器模块100。
[0015]主端口 108、备份控制器202和易失性存储器106耦合到双端口缓冲器设备102。双端口缓冲器设备102选择性地提供在易失性存储器106以及主端口 108和备份控制器202中的任一个之间移动的数据的路由。双端口缓冲器设备102还可包括寄存器，该寄存器缓存和同步从主端口 108和/或备份控制器202提供到易失性存储器106的数据、地址和/或控制信号。双端口缓冲器设备可以是执行本文所述功能的集成电路。
[0016]如图2的示例所示，双端口缓冲器设备102包括路由电路206和时钟使能逻辑208。路由电路206将主端口 108或备份控制器202选择性地复用或通信地连接到易失性存储器106。因此，路由电路向主端口 108或备份控制器202选择性地提供对易失性存储器106的排他访问。在一些实现方式中，用于连接到易失性存储器106的主端口 108或备份控制器202的选择可由备份控制器202控制。例如，备份控制器202可断言去往路由电路206的信号，该信号指示备份控制器202要求访问易失性存储器106(例如访问以将易失性存储器106的内容备份到非易失性存储器204)。这样的信号的断言可使得路由电路206禁用主端口对易失性存储器206的访问，并启用备份控制器对易失性存储器106的访问(例如，直到备份控制器对该信号求反(negate)为止)。
[0017]通过路由和缓存去往和来自双端口缓冲器设备102中易失性存储器106的信号，存储器模块100避免可能与外部开关、多路复用器和/或多个总线主控器(例如备份控制器202和同步寄存器)的使用一起发生的信号完整性问题，该使用用于从主端口 108和备份控制器202访问易失性存储器106。因此，存储器模块100在没有信号完整性的退化或存储器模块不动产(real estate)的附加使用的情况下为存储器外部和存储器上模块总线主控器二者提供对易失性存储器106的访问。
[0018]在存储器模块100中，易失性存储器106被划分成许多通道(lane)。例如，易失性存储器106的72位实现方式可被划分成9个8位通道(字节通道)。双端口缓冲器设备102的时钟使能逻辑208提供多个时钟使能信号，使得不同的时钟使能信号被提供用于易失性存储器106的每个通道。时钟使能逻辑208根据易失性存储器106的当前访问而控制时钟使能信号的断言。如果正经由主端口 108访问易失性存储器106，时钟使能逻辑208可断言去往易失性存储器106的所有通道的时钟使能信号。如果既不是正经由主端口也不是经由备份控制器202访问易失性存储器106，则时钟使能逻辑208可以对去往易失性存储器中所有通道的时钟使能信号求反，从而在易失性存储器106包括DRAM的情况下启用自刷新模式。
[0019]备份控制器202 —次可访问比易失性存储器106的所有通道更少。例如，备份控制器202可一次一个通道地访问易失性存储器106。为了适应这样的操作，时钟使能逻辑208基于由备份控制器202所提供的通道选择信息而提供对去往易失性存储器106的所选通道的时钟使能信号的单独控制和断言。例如，备份控制器202可断言信号，该信号向时钟使能逻辑208提供地址或其它通道选择信息，从而识别要被访问的易失性存储器106的通道。作为响应，时钟使能逻辑208可断言与由备份控制器202所选择的一个或多个通道相关联的时钟使能信号。
[0020]为了将易失性存储器106的内容复制到非易失性存储器204，备份控制器202断言通知双端口缓冲器设备102将备份控制器连接到易失性存储器106并指定将访问易失性存储器106的哪个通道的信号。双端口缓冲器设备102禁用主端口对易失性存储器106的访问，配置路由电路206以用于备份控制器202对易失性存储器106的访问，并断言与指定的通道相关联的时钟使能信号而同时对与未指定的通道相关联的时钟使能信号求反。备份控制器202然后可以从易失性存储器106的一个或多个指定的通道检索数据，并将检索到的数据存储在非易失性存储器204中。可以执行类似的操作以将数据从非易失性存储器204恢复到易失性存储器106。
[0021]图3示出根据本文所公开原理的包括混合存储器模块100的计算系统300的框图。计算系统300可以是被配置成访问存储器模块100的各种计算设备(例如台式计算机、服务器、机架式计算机等)中的任何一种。计算系统300还包括主存储器控制器302和处理器304。主存储器控制器302协调去往和来自存储器模块100的数据的移动以用于存储器模块100外部的设备。例如，存储器控制器302可接收从诸如处理器304之类的系统300的其它组件指向易失性存储器106的存储器访问请求，并且断言使得存储器访问有效所需的去往主端口 108的信号。
[0022]处理器304例如可包括一个或多个通用微处理器、数字信号处理器、微控制器、图形处理器、直接存储器存取控制器或本领域中已知的其它合适的指令执行设备。处理器架构通常包括执行单元(例如定点、浮点、整数等)、储存(例如寄存器、存储器等)、指令解码、外围设备(例如中断控制器、定时器、直接存储器存取控制器等)、输入/输出系统(例如串行端口、并行端口等)以及各种其它组件和子系统。为了指令和/或数据的储存和/或检索，处理器304可经由存储器控制器302访问存储器模块100。
[0023]图4示出根据本文所公开原理的用于控制存储器模块100中数据流的方法400的流程图。虽然为方便起见而顺序描述，但可以不同次序执行和/或并行执行所示动作中的至少一些。此外，一些实施例可只执行所示动作中的一些。方法400的操作中的至少一些可由处理器(例如备份控制器202的处理器)执行，该处理器执行从计算机可读介质读取的指令。
[0024]在块402中，备份控制器202正准备访问易失性存储器106。备份控制器202断言去往双端口缓冲器设备102的路由控制信号。备份控制器202提供给双端口缓冲器设备102的路由控制信号使得双端口缓冲器设备102允许备份控制器访问易失性存储器106。
[0025]在块404中，双端口缓冲器设备102根据被备份控制器202断言的路由控制信号而设置路由电路206。根据路由控制信号，路由电路206被设置成将备份控制器202连接到易失性存储器106，并将主端口 108从易失性存储器106断开。因而，禁用主端口 108对易失性存储器106的访问，并且启用备份控制器204对易失性存储器106的访问。
[0026]因为备份控制器204可同时访问比易失性存储器106的所有通道更少，被备份控制器204断言的路由控制信号也可指定要被访问的易失性存储器106的一个或多个特定的通道。在块406中，双端口缓冲器设备102的时钟使能逻辑208断言去往易失性存储器106的一个或多个指定的通道的时钟使能信号。时钟使能逻辑208对去往未被备份控制器204指定的所有通道的时钟使能信号求反。
[0027]在块408中，备份控制器204经由与被双端口缓冲器设备102断言的一个或多个时钟使能信号相关联的一个或多个通道而在易失性存储器106和非易失性存储器204之间传送数据。备份控制器202可将数据从易失性存储器106移动到非易失性存储器204，或反之亦然。备份控制器202可重复上述操作以访问易失性存储器106的附加的通道。
[0028]当由备份控制器202对易失性存储器106的访问完成时，双端口缓冲器设备102可设置路由电路206和时钟使能逻辑208以允许经由主端口 108访问易失性存储器106。
[0029]以上论述意在说明本发明的原理和各种实施例。一旦完全理解了以上公开，许多变化和修改对于本领域技术人员将变得明显。意图在于将下列权利要求解释为包含所有这样的变化和修改。
【权利要求】
1.一种计算系统，包括: 存储器模块，包括: 易失性存储器； 非易失性存储器子系统； 主端口 ；以及 双端口缓冲器设备，将非易失性存储器子系统和主端口同步地耦合到易失性存储器，双端口缓冲器设备包括路由逻辑，以可选择地将由主端口和非易失性存储器子系统所提供的地址信息路由到易失性存储器。
2.根据权利要求1所述的计算系统，其中所述路由逻辑: 可选择地将由主端口和非易失性存储器子系统所提供的数据信息路由到易失性存储器；以及 可选择地将从易失性存储器读取的数据信息路由到主端口和非易失性存储器子系统。
3.根据权利要求1所述的计算系统，其中所述易失性存储器被划分成多个字节通道；其中所述双端口缓冲器设备包括时钟使能逻辑，用以: 提供针对每个字节通道的不同的时钟使能信号；以及 可选择地断言时钟使能信号之一而对其它时钟使能信号求反，以启用所述字节通道之一以供非易失性存储器子系统访问而禁用所有其它的字节通道。
4.根据权利要求3所述的计算系统，其中所述非易失性存储器子系统包括非易失性存储器，并且非易失性存储器子系统将一次一个字节通道地在易失性存储器和非易失性存储器之间移动数据。
5.根据权利要求3所述的计算系统，其中所述双端口缓冲器设备要在可选择地断言时钟使能信号之一的同时向每个字节通道提供相同的数据和地址。
6.根据权利要求1所述的计算系统，还包括主存储器控制器，以经由主端口访问易失性存储器。
7.一种方法，包括: 由存储器模块的备份控制器断言去往存储器模块的双端口缓冲器设备的路由控制信号; 响应于所述断言而将备份控制器通信地连接到存储器模块的易失性存储器； 由双端口缓冲器设备断言去往易失性存储器的多个时钟使能信号中所选的一个； 由备份控制器经由与时钟使能信号中所选的一个相关联的单个字节通道而在存储器模块的易失性存储器和非易失性存储器之间传送数据。
8.根据权利要求7所述的方法，还包括:响应于对路由控制信号的断言而禁用主存储器控制器对易失性存储器的访问。
9.根据权利要求7所述的方法，还包括:对除了时钟使能信号中所选的一个以外的多个时钟使能信号的所有求反。
10.根据权利要求7所述的方法，其中断言路由控制信号包括:由备份控制器断言去往双端口缓冲器设备的时钟选择信号，所述时钟选择信号识别多个时钟使能信号中所选的一个。
11.一种存储器模块，包括: 被布置以用于经由多个字节通道访问的易失性存储器； 非易失性存储器； 备份控制器，响应于检测到指示易失性存储器中可能的数据丢失的事件而将数据从易失性存储器复制到非易失性存储器； 主端口 ；以及 双端口缓冲器设备，生成多个时钟使能信号，所述时钟使能信号中每一个对应于字节通道之一； 其中备份控制器要向双端口缓冲器设备指示哪个字节通道要用来将数据从易失性存储器传送到非易失性存储器；并且 其中双端口缓冲器设备要断言对应于所指示的字节通道的时钟使能信号，并对每个其它的时钟使能信号求反。
12.根据权利要求11所述的存储器模块，其中所述双端口缓冲器设备要在易失性存储器以及主端口和备份控制器中所选的一个之间可选择地路由数据和地址信号。
13.根据权利要求11所述的存储器模块，其中所述双端口缓冲器设备要使被路由到易失性存储器的数据和地址信号同步。
14.根据权利要求11所述的存储器模块，其中所述双端口缓冲器被配置成在备份控制器正访问易失性存储器的同时禁用经由主端口对易失性存储器的访问。
15.根据权利要求11所述的存储器模块，其中所述双端口缓冲器设备将: 结合经由主端口的易失性存储器访问而断言多个时钟使能信号；以及 对所有的时钟使能信号求反以刷新易失性存储器。
【文档编号】G11C7/22GK104246732SQ201280072822
【公开日】2014年12月24日 申请日期:2012年6月28日 优先权日:2012年6月28日
【发明者】W. 布赖纳 J., C. 哈罗威尔 W., G. 卡彭特 D. 申请人:惠普发展公司，有限责任合伙企业