包括冗余单元的半导体器件的制作方法
【专利摘要】本发明公开了一种包括冗余单元的半导体器件。半导体器件包括控制信号发生器和比较器。控制信号发生器被配置成产生第一控制信号、第二控制信号和熔丝控制信号，所述第一控制信号包括与行地址使能信号被禁止的时间点同步产生的脉冲，所述第二控制信号包括与行地址使能信号被使能的时间点同步产生的脉冲，所述熔丝控制信号从第一控制信号的脉冲和第二控制信号的脉冲发生的时间点开始在预定的时段期间被使能。比较器被配置成响应于第一控制信号的脉冲或者响应于第二控制信号的脉冲而产生比较信号。
【专利说明】包括冗余单元的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求2012年8月23日向韩国知识产权局提交的申请号为10-2012-0092523的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的实施例总体而言涉及半导体器件，更具体而言，涉及包括冗余单元的半导体器件。
【背景技术】
[0004]一般地，半导体器件，例如半导体存储器件包括多个存储器单元。由于半导体器件随着工艺技术的发展而变得更高地集成，所以更加增加了包括在半导体器件中的存储器单元的数目。然而，如果半导体器件中的存储器单元连一个存储器单元都非正常操作，则半导体器件会发生故障。可以将包括至少一个失效的存储器单元的半导体器件划分为坏的芯片，并且在电子系统中不可以使用和应用坏的芯片。然而，近来，半导体器件中的失效的存储器单元的数目随着工艺技术的发展而减少。因而，大部分半导体器件被制造成包括冗余存储器单元，并且可以利用各种修复技术用冗余存储器单元来替换半导体器件的失效的存储器单元，以增加半导体器件的产量。
[0005]另外，半导体器件可以包括能将失效的存储器单元的地址编程的熔丝电路。这里，术语“编程”表示用于将失效的存储器单元的地址储存在熔丝电路中的一系列操作。
[0006]如上所述，熔丝电路可以储存失效的存储器单元(例如，要修复的单元)的地址。即，失效的存储器单元的地址可以编程在熔丝电路中，并且可以利用编程在熔丝电路中的失效的存储器单元的地址来执行修复操作。更详细地，如果半导体器件的失效的存储器单元通过特定地址来选择，则半导体器件可以将特定地址与储存在熔丝电路中的失效存储器单元的地址进行比较，并且可以根据比较结果用与失效的存储器单元相对应的冗余存储器单元来替换失效的存储器单元。
【发明内容】
[0007]各种实施例涉及包括冗余单元的半导体器件。
[0008]根据各种实施例，一种半导体器件包括控制信号发生器和比较器。控制信号发生器产生第一控制信号，所述第一控制信号包括与复位信号同步产生的第一脉冲和与行地址使能信号被禁止的时间点同步产生的第二脉冲；第二控制信号，所述第二控制信号包括与行地址使能信号被使能的时间点同步产生的脉冲；以及熔丝控制信号，所述熔丝控制信号每当第一控制信号的第一脉冲和第二脉冲以及第二控制信号的脉冲发生时在预定的时段期间被使能。比较器响应于第一控制信号的第一脉冲和第二脉冲，或者响应于第二控制信号的脉冲而产生比较信号。比较信号通过如下方式来产生:将响应于第一控制信号的第一脉冲和第二脉冲根据在第一单元块中的失效的存储器单元的地址而产生的熔丝信号与地址信号进行比较，或者将响应于第二控制信号的脉冲根据在第二单元块中的失效的存储器单元的地址产生的另一个熔丝信号与地址信号进行比较。
[0009]根据不同的实施例，一种半导体器件包括控制信号发生器和比较器。控制信号发生器产生第一控制信号，所述第一控制信号包括与行地址使能信号被禁止的时间点同步产生的脉冲；第二控制信号，所述第二控制信号包括与行地址使能信号被使能的时间点同步产生的脉冲；以及熔丝控制信号，所述熔丝控制信号从第一控制信号的脉冲和第二控制信号的脉冲发生的时间点在预定的时段期间被使能。比较器响应于第一控制信号的脉冲或响应于第二控制信号的脉冲而产生比较信号。比较信号通过以下方式产生:通过比较响应于第一控制信号的脉冲根据在第一单元块中的失效的存储器单元的地址产生的熔丝信号与地址信号进行比较，或者通过响应于第二控制信号根据第二单元块中的失效的存储器单元的地址而产生的另一个熔丝信号与地址信号进行比较。
【专利附图】
【附图说明】
[0010]结合附图和所附详细的描述，本发明构思的实施例将变得更加显然，其中:
[0011]图1是说明根据各种实施例的半导体器件的配置的框图；
[0012]图2是说明包括在图1的半导体器件中的熔丝电路的配置的框图；
[0013]图3是说明图2中所示的驱动控制信号发生器的第一驱动控制信号发生器的电路图；
[0014]图4是说明图2中所示的驱动控制信号发生器的第二驱动控制信号发生器的电路图；
[0015]图5是说明包括在图2的熔丝电路中的比较器的电路图；
[0016]图6是说明图2中所示的修复信号发生器的第一修复信号发生器的电路图；
[0017]图7是说明图2中所示的修复信号发生器的第二修复信号发生器的电路图；以及
[0018]图8是说明根据各种实施例的半导体器件的第一单元块和第二单元块的修复操作的时序图。
【具体实施方式】
[0019]在下文中将参照附图来描述各种实施例。然而，本文描述的实施例仅是出于说明的目的，并非意图限制本发明构思的范围。
[0020]图1是说明根据各种实施例的半导体器件的配置的框图。
[0021]如图1中所示，根据各种实施例的半导体器件可以被配置成包括:熔丝电路10、第一修复电路20以及第二修复电路30。
[0022]熔丝电路10可以接收复位信号RST、行地址使能信号XAEB以及地址信号ADD<1:N>,以产生在地址信号ADD〈1:N>与失效单元的地址相对应时被使能的第一修复信号RPRBl和第二修复信号RPRB2。第一修复电路20可以在第一修复信号RPRBl被使能时，执行半导体器件中的第一单元块的修复操作。第二修复电路30可以在第二修复信号RPRB2被使能时，执行半导体器件中的第二单元块的修复操作。如果执行第一单元块和第二单元块的修复操作，则可以用冗余存储器单元的地址来替换第一单元块和第二单元中的失效的存储器单元的地址。[0023]在下文中将参照图2更加充分地描述熔丝电路10的配置。
[0024]参见图2，熔丝电路10可以被配置成包括:控制信号发生器11、驱动控制信号发生器12、比较器13以及修复信号发生器14。
[0025]控制信号发生器11可以产生第一控制信号C0NB1,所述第一控制信号CONBl包括在复位信号RST的脉冲输入时产生的第一脉冲和与行地址使能信号XAEB被禁止的时间点同步产生的第二脉冲。另外，控制信号发生器11可以产生第二控制信号C0NB2，所述第二控制信号C0NB2包括与行地址使能信号XAEB被使能的时间点同步产生的脉冲。此外，控制信号发生器11可以产生熔丝控制信号FS_C0N，所述熔丝控制信号FS_C0N每当第一控制信号CONBl的第一脉冲和第二脉冲以及第二控制信号C0NB2的脉冲发生时在预定的时段期间被使能。复位信号RST可以是包括在半导体器件的内部电压根据电源电压升高的加电时段之后产生的脉冲的信号。另外，当行地址使能信号XAEB被使能时，半导体器件接收地址信号。
[0026]驱动控制信号发生器12可以被配置成包括第一驱动控制信号发生器120和第二驱动控制信号发生器121。
[0027]第一驱动控制信号发生器120可以接收熔丝控制信号FS_C0N和第一控制信号CONBl,以当在第一单元块中存在至少一个失效的存储器单元时产生第一驱动控制信号DRVl。相似地，第二驱动控制信号发生器121可以接收熔丝控制信号FS_C0N和第二控制信号C0NB2，以当在第二单元块中存在至少一个失效的存储器单元时产生第二驱动控制信号DRV2。
[0028]比较器13可以接收熔丝控制信号FS_C0N以产生比较信号C0MP〈1:N>，所述比较信号C0MP〈1:N>在第一控制信号CONBl的第一脉冲和第二脉冲输入时，当地址信号ADD〈1:N>指示第一单元块中失效的存储器单元的地址时被使能。此外，当在第二控制信号C0NB2的脉冲输入时，地址信号ADD〈1:N>指示第二单元块中的失效的存储器单元的地址时，比较信号C0MP〈1:N>也可以响应于熔丝控制信号FS_C0N而产生并且被使能。
[0029]修复信号发生器14可以被配置成包括第一修复信号发生器140和第二修复信号发生器141。
[0030]第一修复信号发生器140可以接收第一比较控制信号CP_C0NB1以响应于第一驱动控制信号DRVl和比较信号C0MP〈1:N>而产生第一修复信号RPRBl。第二修复信号发生器141可以接收第二比较控制信号CP_C0NB2，以响应于第二驱动控制信号DRV2和比较信号C0MP〈1:N>而产生第二修复信号RPRB2。第一比较控制信号CP_C0NB1可以包括从行地址使能信号XAEB被使能的时间点在第一延迟时间之后产生的脉冲。另外，第二比较控制信号CP_C0NB2可以包括从第一比较控制信号CP_C0NB1的脉冲发生的时间点在第二延迟时间之后广生的脉冲。
[0031]在下文中将参照图3来更加充分地描述第一驱动控制信号发生器120的配置。
[0032]参见图3，第一驱动控制信号发生器120可以包括:第一熔丝FS10，所述第一熔丝FSlO具有与电源电压端子VDD电连接的第一端部和与第一节点NDlO电连接的第二端部；第一驱动器1200，所述第一驱动器1200具有与第一节点NDlO电连接的第一端部和与接地端子VSS电连接的第二端部；以及第一缓冲器1201，所述第一缓冲器1201与第一驱动器1200的输出端子(例如，第二节点NDll)连接。第一熔丝FSlO可以在第一单元块具有至少一个失效的存储器单元时被切断。第一驱动器1200可以在熔丝控制信号FS_C0N被使能时下拉第二节点NDll的电压电平，并且可以在第一控制信号CONBl的第一脉冲和第二脉冲输入时根据第一熔丝FSlO是否被切断来上拉第二节点NDll的电压电平。另外，第一缓冲器1201可以缓冲从第二节点NDll输出的信号以产生第一驱动控制信号DRVl。在各种实施例中，第一熔丝FSlO可被配置成包括反熔丝。
[0033]在下文中将参照图4来更加充分地描述第二驱动控制信号发生器121的配置。
[0034]参见图4，第二驱动控制信号发生器121可以包括:第二熔丝FS11，所述第二熔丝FSll具有与电源电压端子VDD电连接的第一端部和与第三节点ND12电连接的第二端部；第二驱动器1210，所述第二驱动器1210具有与第三节点ND12电连接的第一端部和与接地端子VSS电连接的第二端部；以及第二缓冲器1211，所述第二缓冲器1211与第二驱动器1210的输出端子(例如，第四节点ND13)连接。第二熔丝FSll可以在第二单元块具有至少一个失效的存储器单元时被切断。第二驱动器1210可以在熔丝控制信号FS_C0N被使能时下拉第四节点ND13的电压电平，并且可以在第二控制信号C0NB2的脉冲输入时根据第二熔丝FSll是否被切断来上拉第四节点ND13的电压电平。另外，第二缓冲器1211可以将从第四节点ND13输出的信号缓冲，以产生第二驱动控制信号DRV2。在各种实施例中，第二熔丝FSll可以被配置成包括反熔丝。
[0035]在下文中将参照图5更加充分地描述比较器13的配置。
[0036]参见图5，比较器13 (见图2)可以被配置成包括:第三熔丝FS12，所述第三熔丝FS12具有与电源电压端子VDD电连接的第一端部和与第五节点ND14电连接的第二端部；第四熔丝FS13，所述第四熔丝FS13具有与电源电压端子VDD电连接的第一端部和与第六节点ND15电连接的第二端部；熔丝信号发生器130，所述熔丝信号发生器130与第五节点ND14和第六节点ND15以及接地端子VSS电连接，以具有用作输出端子的第七节点ND16 ;以及传送器131，所述传送器131与第七节点ND16电连接。
[0037]可以根据第一单元块中失效的存储器单元的地址选择性地切断第三熔丝FS12，并且可以根据第二单元块中失效的存储器单元的地址选择性地切断第四熔丝FS13。熔丝信号发生器130可以在熔丝控制信号FS_C0N被使能时下拉第七节点ND16的电压电平，由此产生具有逻辑电平“O”的熔丝信号FUSE〈1>。另外，熔丝信号发生器130可以在第一控制信号CONBl的第一脉冲和第二脉冲输入时根据第三熔丝FS12是否被切断，或者在第二控制信号C0NB2的脉冲输入时根据第四熔丝FS13是否被切断，来上拉第七节点ND16的电压电平，由此产生具有逻辑电平“ I”的熔丝信号FUSE〈I>。
[0038]传送器131可以根据熔丝信号FUSE〈1>的逻辑电平来缓冲或反相缓冲地址信号ADD〈1>，并且可以将缓冲的地址信号ADD〈1>或反相缓冲的地址信号ADD〈1>作为比较信号C0MP<1>输出。S卩，比较器13可以将响应于第一控制信号CONBl的第一脉冲和第二脉冲根据第一单元块中失效的存储器单元的地址而产生的熔丝信号FUSE〈1:N> (BP, FUSE〈1>)与地址信号ADD〈1:N> (B卩，ADD〈1>)进行比较，以产生比较信号C0MP〈1:N> (即，C0MP〈1>)。另夕卜，比较器13也可以将响应于第二控制信号C0NB2的脉冲根据第二单元块中失效的存储器单元的地址而产生的熔丝信号FUSE〈1:N>与地址信号ADD〈1:N>进行比较，以产生比较信号C0MP〈1:N>。如果根据失效的存储器单元的地址产生的熔丝信号FUSE〈1:N>的逻辑电平与地址信号ADD〈1:N>的逻辑电平不同，则由地址信号ADD〈1:N>限定的地址可以与失效的存储器单元的地址一致。在各种实施例中，每个第三熔丝FS12和第四熔丝FS13可以被配置成包括反熔丝。
[0039]根据实施例的半导体器件可以被配置成包括多个比较器13 (也见图2)，所述比较器13具有与地址信号ADD〈1:N>的比特相同的数目。在这种情况下，多个比较器13可以将熔丝信号FUSE〈1:N>与地址信号ADD〈1:N>进行比较以产生比较信号C0MP〈1:N>。(为了与其它图一致，图5用13来标记，以指示比较器是图2中所示的。)
[0040]在下文中将参照图6更加充分地描述第一修复信号发生器140的配置。
[0041]参见图6，第一修复信号发生器140可以在第一比较控制信号CP_C0NB1的脉冲不发生时下拉第八节点ND17的电压电平，并且可以在第一比较控制信号CP_C0NB1的脉冲发生时根据第一驱动控制信号DRVl和比较信号C0MP〈1:N>来上拉第八节点ND17的电压电平，由此产生第一修复信号RPRB1。如图6中所示，存在电源电压端子VDD和接地端子VSS。
[0042]在下文中将参照图7更加充分地描述第二修复信号发生器141的配置。
[0043]参见图7，第二修复信号发生器141可以在第二比较控制信号CP_C0NB2的脉冲不发生时下拉第九节点ND18的电压电平，并且可以在第二比较控制信号CP_C0NB2的脉冲发生时，根据第二驱动控制信号DRV2和比较信号C0MP〈1:N>来上拉第九节点ND18的电压电平，由此产生第二修复信号RPRB2。如图7中所示，存在电源电压端子VDD和接地端子VSS。
[0044]在下文中将参照图1至图8来描述根据实施例的半导体器件的操作。以下将基于第一单元块包括失效的存储器单元，而第二单元块不包括任何失效的存储器单元的实例来展开描述。在这种情况下，可以存在两种修复操作。即，可以当由地址信号ADD〈1:N>指示的地址与失效的存储器单元的地址一致时执行第一修复操作，并且可以当由地址信号ADD<1:N>指示的地址与失效的存储器单元的地址不一致时执行第二修复操作。
[0045]以下将描述第一修复操作。
[0046]首先，在例如加电时段结束之后的时间点“Tl”，熔丝电路10的控制信号发生器11可以接收包括升高到逻辑“高”电平的脉冲的复位信号RST，由此将第一控制信号CONBl下拉到逻辑“低”电平，而将第二控制信号C0NB2和熔丝控制信号FS_C0N上拉到逻辑“高”电平。
[0047]第一驱动控制信号发生器120的第一驱动器1200可以接收具有逻辑“高”电平的熔丝控制信号FS_C0N，以下拉第二节点NDll的电压电平。第一缓冲器1201可以反相缓冲第二节点NDll的下拉的信号，以产生具有逻辑“高”电平的第一驱动控制信号DRV1。在这种情况下，由于第一控制信号CONBl具有逻辑“低”电平，所以第一节点NDlO也可以被下拉以引起流经第一熔丝FSlO的过电流(excessive current)。结果,可以将第一熔丝FSlO切断。即，在第一单元块包括失效的存储器单元的情况下，可以将第一熔丝FSlO切断。
[0048]第二驱动控制信号发生器121的第二驱动器1210可以接收具有逻辑“高”电平的熔丝控制信号FS_C0N，以下拉第四节点ND13的电压电平。第二缓冲器1211可以反相缓冲第四节点ND13的下拉的信号，以产生具有逻辑“高”电平的第二驱动控制信号DRV2。在这种情况下，由于第二控制信号C0NB2具有逻辑“高”电平，所以第三节点ND12可以被浮置并且没有过电流流经第二熔丝FS11。结果，第二熔丝FSll不会被切断。S卩，在第二单元块不包括任何失效的存储器单元的情况下，第二熔丝FSll不会被切断。
[0049]比较器13的熔丝信号发生器130可以接收具有逻辑“高”电平的熔丝控制信号FS_CON,以下拉第七节点ND16的电压电平。因此，传送器131不会产生比较信号C0MP〈1:N>。[0050]第一修复信号发生器140可以接收具有逻辑“高”电平的第一比较控制信号CP_CONBl,以下拉第八节点ND17的电压电平。因而，第一修复信号发生器140不会产生第一修复信号RPRBI。
[0051]第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2,以下拉第九节点ND18的电压电平。因而，第二修复信号发生器141不会产生第二修复信号RPRB2。
[0052]接着，在时间点“T2”，熔丝电路10的控制信号发生器11可以产生具有逻辑“低”电平的第一控制信号C0NB1、具有逻辑“高”电平的第二控制信号C0NB2以及具有逻辑“低”电平的熔丝控制信号FS_C0N。
[0053]第一驱动控制信号发生器120的第一驱动器1200可以接收具有逻辑“低”电平的第一控制信号C0NB1，并且不会上拉第二节点NDll的电压电平，因为第一驱动控制信号发生器120具有被切断的第一熔丝FS10。因而，第一缓冲器1201可以反相缓冲第二节点NDll的信号，以产生具有逻辑“高”电平的第一驱动控制信号DRV1。
[0054]第二驱动控制信号发生器121的第二驱动器1210可以接收具有逻辑“高”电平的第二控制信号C0NB2，并且不会上拉第四节点ND13的电压电平。因而，第二缓冲器1211可以反相缓冲第四节点ND13的信号，以产生具有逻辑“高”电平的第二驱动控制信号DRV2。
[0055]比较器13的熔丝信号发生器130可以接收具有逻辑“低”电平的第一控制信号C0NB1，并且可以根据被第一存储块中失效的存储器单元的地址切断的第三熔丝FS12的导通/切断状态来驱动第七节点ND16，以产生熔丝信号FUSE〈1>。传送器131可以根据熔丝信号FUSE〈1>的逻辑电平来缓冲地址信号ADD〈1>，以产生比较信号C0MP〈1>。半导体器件可以包括具有与地址信号ADD〈1:N>的比特相同数目的多个比较器13，以产生熔丝信号FUSE<1:N>,并且所述多个比较器13可以将熔丝信号FUSE〈1:N>与地址信号ADD〈1:N>进行比较以产生比较信号C0MP〈1:N>。即，所述多个比较器13可以产生全部比特具有逻辑“高”电平的比较信号C0MP〈1:N>，因为由地址信号ADD〈1:N>指示的地址与第一单元块中失效的存储器单元的地址一致。
[0056]第一修复信号发生器140可以接收具有逻辑“高”电平的第一比较控制信号CP_CONBl,以下拉第八节点ND17的电压电平。因而，第一修复信号发生器140不会产生第一修复信号RPRBI。
[0057]第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2,以下拉第九节点ND18的电压电平。因而，第二修复信号发生器141不会产生第二修复信号RPRB2。
[0058]接着，在时间点“T3”，控制信号发生器11可以与被使能成具有逻辑“低”电平的行地址使能信号XAEB同步，由此在时间点“T4”产生具有逻辑“高”电平的第一控制信号C0NB1、具有逻辑“低”电平的第二控制信号C0NB2以及具有逻辑“高”电平的熔丝控制信号FS_C0N。
[0059]在时间点“T4”，第一驱动控制信号发生器120的第一驱动器1200可以接收具有逻辑“高”电平的熔丝控制信号FS_C0N，以下拉第二节点NDll的电压电平。第一缓冲器1201可以缓冲第二节点NDll的下拉的信号，以产生具有逻辑“高”电平的第一驱动控制信号 DRVl。[0060]第二驱动控制信号发生器121的第二驱动器1210可以接收具有逻辑“高”电平的熔丝控制信号FS_C0N，以下拉第四节点ND13的电压电平。第二缓冲器1211可以缓冲第四节点ND13的下拉的信号，以产生具有逻辑“高”电平的第二驱动控制信号DRV2。
[0061]比较器13的熔丝信号发生器130可以接收具有逻辑“高”电平的熔丝控制信号FS_CON,以下拉第七节点ND16的电压电平。结果，熔丝信号发生器130可以产生具有逻辑“低”电平的熔丝信号FUSE〈 1: N〉。
[0062]第一修复信号发生器140不会响应于第一比较控制信号CP_C0NB1而上拉第八节点ND17的电压电平，所述第一比较控制信号CP_C0NB1包括从行地址使能信号XAEB被使能的时间点“T3”开始在第一延迟时间TDl之后产生的低电平脉冲。这是因为第一驱动控制信号DRVl具有逻辑“高”电平，并且在时间点“T2”产生的比较信号C0MP〈1:N>的全部比特也具有逻辑“高”电平。
[0063]第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2,以下拉第九节点ND18的电压电平。因而，第二修复信号发生器141不会产生第二修复信号RPRB2。
[0064]接着，在时间点“T5”，熔丝电路10的控制信号发生器11可以产生具有逻辑“高”电平的第一控制信号C0NB1、具有逻辑“低”电平的第二控制信号C0NB2以及具有逻辑“低”电平的熔丝控制信号FS_C0N。
[0065]第一驱动控制信号发生器120的第一驱动器1200可以接收具有逻辑“高”电平的第一控制信号C0NB1。因而，第一驱动器1200不会上拉第二节点NDll的电压电平，并且第一缓冲器1201可以反相缓冲第二节点NDll的信号，以产生具有逻辑“高”电平的第一驱动控制信号DRVl。
[0066]第二驱动控制信号发生器121的第二驱动器1210可以接收具有逻辑“低”电平的第二控制信号C0NB2，以上拉第四节点ND13的电压电平，因为第三节点ND12仍经由第二熔丝FSll与电源电压端子VDD电连接。第二缓冲器1211可以反相缓冲第四节点ND13的信号，以产生具有逻辑“低”电平的第二驱动控制信号DRV2。
[0067]比较器13的熔丝信号发生器130可以接收具有逻辑“低”电平的第二控制信号C0NB2，并且可以上拉第七节点ND16的电压电平，由此产生熔丝信号FUSE〈1>。这是因为在第二单元块中不存在失效的存储器单元，并且第四熔丝FS13仍将第六节点ND15与电源电压端子VDD电连接。传送器131可以响应于具有逻辑“高”电平的熔丝信号FUSE〈1>而反相缓冲地址信号ADD〈1>，以产生比较信号C0MP〈1>。半导体器件可以包括具有与地址信号ADD〈1:N>的比特相同数目的多个比较器13，以产生熔丝信号FUSE〈1:N>，并且所述多个比较器13可以将熔丝信号FUSE〈1:N>与地址信号ADD〈1:N>进行比较以产生比较信号C0MP〈1:N>。S卩，比较器13可以反相缓冲地址信号ADD〈1:N>以产生比较信号C0MP〈1:N>，因为在第二单元块中不存在失效的存储器单元。
[0068]第一修复信号发生器140不会响应于具有逻辑“低”电平的第一比较控制信号CP_CONBl而上拉第八节点ND17的电压电平。这是因为第一驱动控制信号DRVl具有逻辑“高”电平，并且比较信号C0MP〈1:N>的全部比特也具有逻辑“高”电平。
[0069]第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2,以下拉第九节点ND18的电压电平。因而，第二修复信号发生器141不会产生第二修复信号RPRB2。
[0070]接着，在时间点“T6”，熔丝电路10的控制信号发生器11可以产生具有逻辑“高”电平的第一控制信号C0NB1、具有逻辑“高”电平的第二控制信号C0NB2以及具有逻辑“低”电平的熔丝控制信号FS_C0N。
[0071]第一修复信号发生器140可以接收具有逻辑“高”电平的第一比较控制信号CP_CONBI,以产生具有逻辑“低”电平的第一修复信号RPRB1，因为第八节点ND17的电压电平在时间点“T5”被下拉。此时，第一修复电路20可以响应于具有逻辑“低”电平的第一修复信号RPRBl而执行用与失效的存储器单元相对应的冗余存储器单元的地址来替换由地址信号ADD〈1:N>指示的地址的修复操作。
[0072]第二修复信号发生器141可以响应于第二比较控制信号CP_C0NB2和响应于第二驱动控制信号DRV2而上拉第九节点ND18的电压电平，所述第二比较控制信号CP_C0NB2包括从产生第一比较控制信号CP_C0NB1的低电平脉冲的时间点开始在第二延迟时间TD2之后产生的低电平脉冲，所述第二驱动控制信号DRV2在时间点“T5”被产生为具有逻辑“低”电平。
[0073]接着，在时间点“T7”，第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2，以产生具有逻辑“高”电平的第二修复信号RPRB2，因为在时间点“T6”将第九节点ND18的电压电平上拉。此时，第二修复电路30不会响应于具有逻辑“高”电平的第二修复信号RPRB2而执行任何修复操作。
[0074]在下文中，将描述当由地址信号ADD〈1:N>指示的地址与失效的存储器单元的地址不一致时执行的第二修复操作。
[0075]首先，在时间点“T8”，熔丝电路10的控制信号发生器11可以与行地址使能信号XAEB被禁止的时间点同步，由此产生具有逻辑“低”电平的第一控制信号C0NB1、具有逻辑“高”电平的第二控制信号C0NB2以及具有逻辑“高”电平的熔丝控制信号FS_C0N。
[0076]第一驱动控制信号发生器120的第一驱动器1200可以接收具有逻辑“高”电平的熔丝控制信号FS_C0N，以下拉第二节点NDll的电压电平。第一缓冲器1201可以反相缓冲第二节点NDll的下拉的信号，以产生具有逻辑“高”电平的第一驱动控制信号DRV1。在这种情况下，由于第一控制信号CONBl具有逻辑“低”电平，所以也可以将第一节点NDlO下拉以引起流经第一熔丝FSlO的过电流。结果，可以切断第一熔丝FS10。即，在第一单元块包括失效的存储器单元的情况下，可以切断第一熔丝FS10。
[0077]第二驱动控制信号发生器121的第二驱动器1210可以接收具有逻辑“高”电平的熔丝控制信号FS_C0N，以下拉第四节点ND13的电压电平。第二缓冲器1211可以反相缓冲第四节点ND13的下拉的信号，以产生具有逻辑“高”电平的第二驱动控制信号DRV2。在这种情况下，由于第二控制信号C0NB2具有逻辑“高”电平，所以第三节点ND12可以被浮置并且没有过电流可以流经第二熔丝FS11。结果，不会切断第二熔丝FS11。S卩，在第二单元块不包括任何失效的存储器单元的情况下，不会切断第二熔丝FS11。
[0078]比较器13的熔丝信号发生器130可以接收具有逻辑“高”电平的熔丝控制信号FS_CON,以下拉第七节点ND16的电压电平。因此，传送器131不会产生比较信号C0MP〈1:N>。
[0079]第一修复信号发生器140可以接收具有逻辑“高”电平的第一比较控制信号CP_CONBl,以下拉第八节点ND17的电压电平。因而，第一修复信号发生器140不会产生第一修复信号RPRBI。
[0080]第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2,以下拉第九节点ND18的电压电平。因而，第二修复信号发生器141不会产生第二修复信号RPRB2。
[0081]接着，在时间点“T9”，熔丝电路10的控制信号发生器11可以产生具有逻辑“低”电平的第一控制信号C0NB1、具有逻辑“高”电平的第二控制信号C0NB2以及具有逻辑“低”电平的熔丝控制信号FS_C0N。
[0082]第一驱动控制信号发生器120的第一驱动器1200可以接收具有逻辑“低”电平的第一控制信号C0NB1，并且不会上拉第二节点NDll的电压电平，因为第一驱动控制信号发生器120具有被切断的第一熔丝FS10。因而，第一缓冲器1201可以反相缓冲第二节点NDll的信号，以产生具有逻辑“高”电平的第一驱动控制信号DRV1。
[0083]第二驱动控制信号发生器121的第二驱动器1210可以接收具有逻辑“高”电平的第二控制信号C0NB2，并且不会上拉第四节点ND13的电压电平。因而，第二缓冲器1211可以反相缓冲第四节点ND13的信号，以产生具有逻辑“高”电平的第二驱动控制信号DRV2。
[0084]比较器13的熔丝信号发生器130可以接收具有逻辑“低”电平的第一控制信号C0NB1，并且可以根据第一存储块中失效的存储器单元的地址而被切断的第三熔丝FS12的导通/切断状态来驱动第七节点ND16，以产生熔丝信号FUSE〈1>。传送器131可以根据熔丝信号FUSE〈1>的逻辑电平来缓冲地址信号ADD〈1>，以产生比较信号C0MP〈1>。半导体器件可以包括具有与地址信号ADD〈1:N>的比特相同数目的多个比较器13，以产生熔丝信号FUSE〈1:N>，并且所述多个比较器13可以将熔丝信号FUSE〈1:N>与地址信号ADD〈1:N>进行比较以产生比较信号C0MP〈1:N>。即，多个比较器13可以产生包括至少一个比特为逻辑“低”电平的比较信号C0MP〈1:N>，因为由地址信号ADD〈1:N>指示的地址与第一单元块中失效的存储器单元的地址不一致。
[0085]第一修复信号发生器140可以接收具有逻辑“高”电平的第一比较控制信号CP_CONBl,以下拉第八节点ND17的电压电平。因而，第一修复信号发生器140不会产生第一修复信号RPRBI。
[0086]第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2,以下拉第九节点ND18的电压电平。因而，第二修复信号发生器141不会产生第二修复信号RPRB2。
[0087]接着，控制信号发生器11可以与在时间点“T10”被使能成具有逻辑“低”电平的行地址使能信号XAEB同步，由此在“TH”时间点产生具有逻辑“高”电平的第一控制信号C0NB1、具有逻辑“低”电平的第二控制信号C0NB2以及具有逻辑“高”电平的熔丝控制信号FS_C0N。
[0088]在时间点“T11”，第一驱动控制信号发生器120的第一驱动器1200可以接收具有逻辑“高”电平的熔丝控制信号FS_C0N，以下拉第二节点NDll的电压电平。第一缓冲器1201可以缓冲第二节点NDll的下拉的信号，以产生具有逻辑“高”电平的第一驱动控制信号 DRVl。
[0089]第二驱动控制信号发生器121的第二驱动器1210可以接收具有逻辑“高”电平的熔丝控制信号FS_C0N以下拉第四节点ND13的电压电平。第二缓冲器1211可以缓冲第四节点ND13的下拉的信号，以产生具有逻辑“高”电平的第二驱动控制信号DRV2。
[0090]比较器13的熔丝信号发生器130可以接收具有逻辑“高”电平的熔丝控制信号FS_CON,以下拉第七节点ND16的电压电平。结果，熔丝信号发生器130可以产生具有逻辑“低”电平的熔丝信号FUSE〈 1: N〉。
[0091]第一修复信号发生器140可以响应于第一比较控制信号CP_C0NB1而上拉第八节点ND17的电压电平，所述第一比较控制信号CP_C0NB1包括从行地址使能信号XAEB被使能的时间点“T10”开始在第一延迟时间TDl之后产生的低电平脉冲。这是因为尽管第一驱动控制信号DRVl具有逻辑“高”电平，但是在时间点“T10”产生的比较信号C0MP〈1:N>的全部比特中的至少一个比特具有逻辑“低”电平。
[0092]第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2,以下拉第九节点ND18的电压电平。因而，第二修复信号发生器141不会产生第二修复信号RPRB2。
[0093]接着，在时间点“T12”，熔丝电路10的控制信号发生器11可以产生具有逻辑“高”电平的第一控制信号C0NB1、具有逻辑“低”电平的第二控制信号C0NB2以及具有逻辑“低”电平的熔丝控制信号FS_C0N。
[0094]第一驱动控制信号发生器120的第一驱动器1200可以接收具有逻辑“高”电平的第一控制信号C0NB1。因而，第一驱动器1200不会上拉第二节点NDll的电压电平，并且第一缓冲器1201可以反相缓冲第二节点NDll的信号，以产生具有逻辑“高”电平的第一驱动控制信号DRVl。
[0095]第二驱动控制信号发生器121的第二驱动器1210可以接收具有逻辑“低”电平的第二控制信号C0NB2，以上拉第四节点ND13的电压电平，因为第三节点ND12仍经由第二熔丝FSll与电源电压端子VDD电连接。第二缓冲器1211可以反相缓冲第四节点ND13的信号以产生具有逻辑“低”电平的第二驱动控制信号DRV2。
[0096]比较器13的熔丝信号发生器130可以接收具有逻辑“低”电平的第二控制信号C0NB2，并且可以上拉第七节点ND16的电压电平，由此产生熔丝信号FUSE〈1>。这是因为在第二单元块中不存在失效的存储器单元，并且第四熔丝FS13仍将第六节点ND15与电源电压端子VDD电连接。传送器131可以响应于具有逻辑“高”电平的熔丝信号FUSE〈1>而反相缓冲地址信号ADD〈1>，以产生比较信号C0MP〈1>。半导体器件可以包括具有与地址信号ADD〈1:N>的比特相同数目的多个比较器13，以产生熔丝信号FUSE〈1:N>，并且所述多个比较器13可以将熔丝信号FUSE〈1:N>与地址信号ADD〈1:N>进行比较以产生比较信号C0MP〈1:N>。S卩，比较器13可以反相缓冲地址信号ADD〈 1: N〉以产生比较信号C0MP〈1:N>，因为在第二单元块中不存在失效的存储器单元。
[0097]第一修复信号发生器140可以响应于具有逻辑“低”电平的第一比较控制信号CP_CONBl而上拉第八节点ND17的电压电平。这是因为尽管第一驱动控制信号DRVl具有逻辑“高”电平，但是比较信号C0MP〈1:N>的全部比特中至少一个比特具有逻辑“低”电平。
[0098]第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2以下拉第九节点ND18的电压电平。因而，第二修复信号发生器141不会产生第二修复信号RPRB2。
[0099]接着，在时间点“T13”，熔丝电路10的控制信号发生器11可以产生具有逻辑“高”电平的第一控制信号C0NB1、具有逻辑“高”电平的第二控制信号C0NB2以及具有逻辑“低”电平的熔丝控制信号FS_CON。
[0100]第一修复信号发生器140可以接收具有逻辑“高”电平的第一比较控制信号CP_CONBI,以产生具有逻辑“高”电平的第一修复信号RPRB1，因为第八节点ND17的电压电平在时间点“T13”被上拉。此时，第一修复电路20不会响应于具有逻辑“高”电平的第一修复信号RPRBl而执行任何修复操作。
[0101]第二修复信号发生器141可以响应于第二比较控制信号CP_C0NB2和响应于第二控制信号DRV2而上拉第九节点ND18的电压电平，所述第二比较控制信号CP_C0NB2包括从产生第一比较控制信号CP_C0NB1的低电平脉冲的时间点开始在第二延迟时间TD2之后产生的低电平脉冲，所述第二驱动控制信号DRV2被产生为在时间点“T12”具有逻辑“低”电平。
[0102]接着，在时间点“T14”，第二修复信号发生器141可以接收具有逻辑“高”电平的第二比较控制信号CP_C0NB2，以产生具有逻辑“高”电平的第二修复信号RPRB2，因为第九节点ND18的电压电平在时间点“T13”被上拉。此时，第二修复电路30不会响应于具有逻辑“高”电平的第二修复信号RPRB2而执行任何修复操作。
[0103]如上所述，根据实施例的半导体器件可以利用熔丝电路的比较器产生用于多个单元块的修复信号，由此减小半导体器件的面积。此外，用于多个单元块的修复信号可以通过熔丝电路的公共比较器顺序产生，由此减小多个单元块的修复时间。
[0104]以上出于示例性目的已经公开了本发明构思的实施例。本领域的技术人员将会理解的是，在不脱离所附权利要求所公开的本发明构思的范围和精神的情况下，可以进行各种修改、增加以及替换。
【权利要求】
1.一种半导体器件，包括: 控制信号发生器，所述控制信号发生器被配置成产生第一控制信号、第二控制信号和熔丝控制信号，所述第一控制信号包括与复位信号同步产生的第一脉冲和与行地址使能信号被禁止的时间点同步产生的第二脉冲，所述第二控制信号包括与所述行地址使能信号被使能的时间点同步产生的脉冲，所述熔丝控制信号每当所述第一控制信号的第一脉冲和第二脉冲以及所述第二控制信号的脉冲发生时在预定的时段期间被使能；以及 比较器，所述比较器被配置成响应于所述第一控制信号的第一脉冲和第二脉冲或者响应于所述第二控制信号的脉冲而产生比较信号， 其中，通过将响应于所述第一控制信号的第一脉冲和第二脉冲、根据第一单元块中失效的存储器单元的地址而产生的熔丝信号与地址信号进行比较，或者通过将响应于所述第二控制信号的脉冲、根据第二单元块中失效的存储器单元的地址而产生的另一熔丝信号与所述地址信号进行比较，来产生所述比较信号。
2.如权利要求1所述的半导体器件，其中，所述比较器将响应于所述第一控制信号的第一脉冲和第二脉冲、根据第一熔丝是否被切断而产生的所述熔丝信号与所述地址信号进行比较，以产生所述比较信号。
3.如权利要求2所述的半导体器件，其中，所述比较器将响应于所述第二控制信号的脉冲、根据第二熔丝是否被切断而产生的所述熔丝信号与所述地址信号进行比较，以产生所述比较信号。
4.如权利要求3所述的半导体器件，其中，所述比较器包括: 第一熔丝，所述第一熔丝具有与电源电压端子电连接的第一端部和与第一节点电连接的第二端部； 第二熔丝，所述第二熔丝具有与电源电压端子电连接的第一端部和与第二节点电连接的第二端部； 熔丝信号发生器，所述熔丝信号发生器与所述第一节点和所述第二节点以及接地端子电连接；以及 传送器，所述传送器与用作所述熔丝信号发生器的输出端子的第三节点电连接， 其中，所述熔丝信号发生器响应于所述熔丝控制信号和所述第一控制信号的第一脉冲和第二脉冲，根据所述第一熔丝是否被切断来驱动所述第三节点，以产生所述熔丝信号，或者响应于所述熔丝控制信号和所述第二控制信号的脉冲，根据所述第二熔丝是否被切断来驱动所述第三节点，以产生所述熔丝信号，以及 其中，所述传送器根据所述熔丝信号的逻辑电平来缓冲所述地址信号，以将缓冲的地址信号输出作为所述比较信号。
5.如权利要求4所述的半导体器件，其中，所述熔丝信号发生器在所述熔丝控制信号被使能时下拉所述第三节点的电压电平，并且在所述第一控制信号的第一脉冲和第二脉冲输入时根据所述第一熔丝是否被切断而上拉所述第三节点的电压电平。
6.如权利要求4所述的半导体器件，其中，所述熔丝信号发生器在所述熔丝控制信号被使能时下拉所述第三节点的电压电平，并且在所述第二控制信号的脉冲输入时根据所述第二熔丝是否被切断来上拉所述第三节点的电压电平。
7.如权利要求4所述的半导体器件，其中，所述传送器在所述熔丝信号具有第一逻辑电平时，将所述地址信号输出作为所述比较信号，而在所述熔丝信号具有第二逻辑电平时，将所述地址信号的反相缓冲的信号输出作为所述比较信号。
8.如权利要求1所述的半导体器件，还包括: 驱动控制信号发生器，所述驱动控制信号发生器被配置成响应于所述熔丝控制信号和所述第一控制信号的第一脉冲和第二脉冲，根据所述第三熔丝是否被切断来产生第一驱动控制信号，并且响应于所述熔丝控制信号和所述第二控制信号的脉冲，根据第四熔丝是否被切断来产生第二驱动控制信号；以及 修复信号发生器，所述修复信号发生器被配置成根据所述第一驱动控制信号和所述比较信号，与所述行地址使能信号被使能的时间点同步地产生第一修复信号，并且根据所述第二驱动控制信号和所述比较信号来产生第二修复信号。
9.如权利要求8所述的半导体器件，其中，所述驱动控制信号发生器包括: 第一驱动控制信号发生器，所述第一驱动控制信号发生器被配置成响应于所述熔丝控制信号和所述第一控制信号的第一脉冲和第二脉冲，根据所述第三熔丝是否被切断来产生所述第一驱动控制信号；以及 第二驱动控制信号发生器，所述第二驱动控制信号发生器被配置成响应于所述熔丝控制信号和所述第二控制信号的脉冲，根据所述第四熔丝是否被切断来产生所述第二驱动控制信号。
10.如权利要求9所述的半导体器件，其中，所述第一驱动控制信号发生器包括: 第三熔丝，所述第三熔丝具有与电源电压端子电连接的第一端部和与第四节点电连接的第二端部； 第一驱动器，所述第一驱动器具有与所述第四节点电连接的第一端部和与接地端子电连接的第二端部；以及 第一缓冲器，所述第一缓冲器与用作所述第一驱动器的输出端子的第五节点电连接， 其中，所述第一驱动器响应于所述熔丝控制信号和所述第一控制信号的第一脉冲和第二脉冲来驱动所述第五节点，并且所述第一缓冲器缓冲所述第五节点的信号以产生所述第一驱动控制信号。
11.如权利要求10所述的半导体器件，其中，所述第一驱动器在所述熔丝控制信号被使能时下拉所述第五节点的电压电平，并且在所述第一控制信号的第一脉冲和第二脉冲输入时上拉所述第五节点的电压电平。
12.如权利要求11所述的半导体器件，其中，所述第三熔丝包括反熔丝。
13.如权利要求9所述的半导体器件，其中，所述第二驱动控制信号发生器包括: 第四熔丝，所述第四熔丝具有与电源电压端子电连接的第一端部和与第六节点电连接的第二端部； 第二驱动器，所述第二驱动器具有与所述第六节点电连接的第一端部和与接地端子电连接的第二端部；以及 第二缓冲器，所述第二缓冲器与用作所述第二驱动器的输出端子的第七节点电连接， 其中，所述第二驱动器响应于所述熔丝控制信号和所述第二控制信号的脉冲而驱动所述第七节点，并且所述第二缓冲器缓冲所述第七节点的信号以产生所述第二驱动控制信号。
14.如权利要求13所述的半导体器件，其中，所述第二驱动器在所述熔丝控制信号被使能时下拉所述第七节点的电压电平，并且在所述第二控制信号的脉冲输入时上拉所述第七节点的电压电平。
15.如权利要求13所述的半导体器件，其中，所述第四熔丝包括反熔丝。
16.如权利要求8所述的半导体器件，其中，所述修复信号发生器包括: 第一修复信号发生器，所述第一修复信号发生器被配置成响应于第一比较控制信号，根据所述第一驱动控制信号和所述比较信号来产生所述第一修复信号，所述第一比较控制信号包括从所述行地址使能信号被使能的时间点起在第一延迟时间之后产生的脉冲；以及 第二修复信号发生器，所述第二修复信号发生器被配置成响应于第二比较控制信号，根据所述第二驱动控制信号和所述比较信号来产生所述第二修复信号，所述第二比较控制信号包括从所述第一比较控制信号的脉冲发生的时间点起在第二延迟时间之后产生的脉冲。
17.如权利要求16所述的半导体器件，其中，所述第一修复信号发生器在所述第一比较控制信号的脉冲不发生时下拉第八节点的电压电平，而在所述第一比较控制信号的脉冲发生时，根据所述第一驱动控制信号和所述比较信号而上拉所述第八节点的电压电平。
18.如权利要求16所述的半导体器件，其中，所述第二修复信号发生器在所述第二比较控制信号的脉冲不发生时下拉第九节点的电压电平，而在所述第二比较控制信号的脉冲发生时，根据所述第二驱动控制信号和所述比较信号而上拉所述第九节点的电压电平。
19.一种半导体器件，包括: 控制信号发生器，所述控制信号发生器被配置成产生第一控制信号、第二控制信号和熔丝控制信号，所述第一控制信号包括与行地址使能信号被禁止的时间点同步产生的脉冲，所述第二控制信号包括`与所述行地址使能信号被使能的时间点同步产生的脉冲，所述熔丝控制信号从所述第一控制信号的脉冲或所述第二控制信号的脉冲发生的时间点起在预定时段期间被使能；以及 比较器，所述比较器被配置成响应于所述第一控制信号的脉冲或响应于所述第二控制信号的脉冲而产生比较信号， 其中，通过将响应于所述第一控制信号的脉冲、根据第一单元块中失效的存储器单元的地址而产生的熔丝信号与地址信号进行比较，或者通过将响应于所述第二控制信号的脉冲、根据第二单元块中失效的存储器单元的地址而产生的另一熔丝信号与所述地址信号进行比较，来产生所述比较信号。
20.如权利要求19所述的半导体器件，其中，所述比较器将响应于所述第一控制信号的脉冲、根据第一熔丝是否被切断而产生的熔丝信号与所述地址信号进行比较，以产生所述比较信号。
21.如权利要求20所述的半导体器件，其中，所述比较器将响应于所述第二控制信号的脉冲、根据第二熔丝是否被切断而产生的熔丝信号与所述地址信号进行比较，以产生所述比较信号。
22.如权利要求21所述的半导体器件，其中，所述比较器包括: 第一熔丝，所述第一熔丝具有与电源电压端子电连接的第一端部和与第一节点电连接的第二端部；第二熔丝，所述第二熔丝具有与电源电压端子电连接的第一端部和与第二节点电连接的第二端部； 熔丝信号发生器，所述熔丝信号发生器与所述第一节点和所述第二节点以及接地端子电连接；以及 传送器，所述传送器与用作所述熔丝信号发生器的输出端子的第三节点电连接， 其中，所述熔丝信号发生器响应于所述熔丝控制信号和所述第一控制信号的脉冲，根据所述第一熔丝是否被切断来驱动所述第三节点，以产生所述熔丝信号，或者响应于所述熔丝控制信号和所述第二控制信号的脉冲，根据所述第二熔丝是否被切断来驱动所述第三节点，以产生所述熔丝信号，以及 其中，所述传送器根据所述熔丝信号的逻辑电平来缓冲所述地址信号，以将缓冲的地址信号输出作为所述比较信号。
23.如权利要求22所述的半导体器件，其中，所述熔丝信号发生器在所述熔丝控制信号被使能时下拉所述第三节点的电压电平，并且在所述第一控制信号的脉冲输入时，根据所述第一熔丝是否被切断来上拉所述第三节点的电压电平。
24.如权利要求22所述的半导体器件，其中，所述熔丝信号发生器在所述熔丝控制信号被使能时下拉所述第三节点的电压电平，并且在所述第二控制信号的脉冲输入时，根据所述第二熔丝是否被切断来上拉所述第三节点的电压电平。
25.如权利要求22所述的半导体器件，其中，所述传送器在所述熔丝信号具有第一逻辑电平时将所述地址信号输出作为所述比较信号，而在所述熔丝信号具有第二逻辑电平时，将所述地址信号的反相缓冲的信号输出作为所述比较信号。
26.如权利要求19所述的半导体器件，还包括: 驱动控制信号发生器，所述驱动控制信号发生器被配置成响应于所述熔丝控制信号和所述第一控制信号的脉冲，根据第三熔丝是否被切断来产生第一驱动控制信号，并且响应于所述熔丝控制信号和所述第二控制信号的脉冲，根据第四熔丝是否被切断来产生第二驱动控制信号；以及 修复信号发生器，所述修复信号发生器被配置成与所述行地址使能信号被使能的时间点同步地根据所述第一驱动控制信号和所述比较信号来产生第一修复信号，并且根据所述第二驱动控制信号和所述比较信号来产生第二修复信号。
27.如权利要求26所述的半导体器件，其中，所述驱动控制信号发生器包括: 第一驱动控制信号发生器，所述第一驱动控制信号发生器被配置成响应于所述熔丝控制信号和所述第一控制信号的脉冲，根据所述第三熔丝是否被切断来产生所述第一驱动控制信号；以及 第二驱动控制信号发生器，所述第二驱动控制信号发生器被配置成响应于所述熔丝控制信号和所述第二控制信号的脉冲，根据所述第四熔丝是否被切断来产生所述第二驱动控制信号。
28.如权利要求27所述的半导体器件，其中，所述第一驱动控制信号发生器包括: 所述第三熔丝，所述第三熔丝具有与电源电压端子电连接的第一端部和与第四节点电连接的第二端部； 第一驱动器，所述第一驱动器具有与所述第四节点电连接的第一端部和与接地端子电连接的第二端部；以及第一缓冲器，所述第一缓冲器与用作所述第一驱动器的输出端子的第五节点电连接，其中，所述第一驱动器响应于所述熔丝控制信号和所述第一控制信号的脉冲而驱动所述第五节点，并且所述第一缓冲器缓冲所述第五节点的信号以产生所述第一驱动控制信号。
29.如权利要求28所述的半导体器件，其中，所述第一驱动器在所述熔丝控制信号被使能时下拉所述第五节点的电压电平，并且在所述第一控制信号的脉冲输入时上拉所述第五节点的电压电平。
30.如权利要求28所述的半导体器件，其中，所述第三熔丝包括反熔丝。
31.如权利要求27所述的半导体器件，其中，所述第二驱动控制信号发生器包括: 所述第四熔丝，所述第四熔丝具有与电源电压端子电连接的第一端部和与第六节点电连接的第二端部； 第二驱动器，所述第二驱动器具有与所述第六节点电连接的第一端部和与接地端子电连接的第二端部；以及 第二缓冲器，所述第二缓冲器与用作所述第二驱动器的输出端子的第七节点电连接，其中，所述第二驱动器响应于所述熔丝控制信号和所述第二控制信号的脉冲而驱动所述第七节点，并且所述第二缓冲器缓冲所述第七节点的信号以产生所述第二驱动控制信号。
32.如权利要求31所述的半导体器件，其中，所述第二驱动器在所述熔丝控制信号被使能时下拉所述第七节点的电压电平，而在所述第二控制信号的脉冲输入时上拉所述第七节点的电压电平。
33.如权利要求31所述的半导体器件，其中，所述第四熔丝包括反熔丝。
34.如权利要求26所述的半导体器件，其中，所述修复信号发生器包括: 第一修复信号发生器，所述第一修复信号发生器被配置成响应于第一比较控制信号，根据所述第一驱动控制信号和所述比较信号而产生所述第一修复信号，所述第一比较控制信号包括从所述行地址使能信号被使能的时间点起在第一延迟时间之后产生的脉冲；以及第二修复信号发生器，所述第二修复信号发生器被配置成响应于第二比较控制信号，根据所述第二驱动控制信号和所述比较信号而产生所述第二修复信号，所述第二比较控制信号包括从所述第一比较控制信号的脉冲发生的时间点起在第二延迟时间之后产生的脉冲。
35.如权利要求34所述的半导体器件，其中，所述第一修复信号发生器在所述第一比较控制信号的脉冲不发生时下拉第八节点的电压电平，而在所述第一比较控制信号的脉冲发生时，根据所述第一驱动控制信号和所述比较信号而上拉所述第八节点的电压电平。
36.如权利要求34所述的半导体器件，其中，所述第二修复信号发生器在所述第二比较控制信号的脉冲不发生时下拉第九节点的电压电平，而在所述第二比较控制信号的脉冲发生时，根据所述第二驱 动控制信号和所述比较信号而上拉所述第九节点的电压电平。
【文档编号】G11C29/44GK103632731SQ201310032485
【公开日】2014年3月12日 申请日期:2013年1月28日 优先权日:2012年8月23日
【发明者】朴妍希 申请人:爱思开海力士有限公司