反熔丝电路及其编程方法、反熔丝结构的制作方法
【专利摘要】一种反熔丝电路及其编程方法、反熔丝结构，其中反熔丝结构，包括：半导体衬底；位于半导体衬底上的PMOS晶体管，所述PMOS晶体管的栅极位于半导体衬底上，所述栅极具有第一部分和位于第一部分两端的第二部分，第二部分的宽度小于第一部分的宽度，PMOS晶体管的源区和漏区位于栅极的第一部分和第二部分两侧的半导体衬底内，其中，在对反熔丝进行编程时，PMOS晶体管的源区和漏区在热载流子穿通效应的作用下发生穿通。所述反熔丝结构在编程后的稳定性较高。
【专利说明】反熔丝电路及其编程方法、反熔丝结构
【技术领域】
[0001] 本发明涉及半导体领域，特别涉及一种反熔丝电路及其编程方法、反熔丝结构。
【背景技术】
[0002] 反熔丝（Antifuse)是一种非常重要的一次性可编程互联单元，其被广泛的应用于 计算机、通信、汽车、卫星以及航空航天等领域。
[0003] 基于反熔丝的半导体器件具有十分优越的性能，主要体现在以下几个方法：（1) 具有非易失性，通过编程电压对反熔丝进行编程，编程后反熔丝由一种状态转变为另一种 状态，这种状态的改变是不可逆的，并且改变后的编程状态可以永久的保存；（2)具有抗辐 射性，反熔丝是天然的抗辐射组件，它不仅可以耐受核辐射的影响，而且对外太空放入各种 粒子辐射具有免疫的性能；（3)具有高可靠性，有研究表明反熔丝器件的可靠性比专用的 集成电路（ASIC)的可靠性还要高一个数量级；（4)具有保密性，反熔丝编程前后发生的变 化是极其微小，一般在几十纳米范围内，另外反熔丝器件的内部具有的反熔丝的个数由几 十万到几百万，甚至几千万，因此对反熔丝器件进行逆向设计几乎不肯能；（5)具有百分百 的可测性，反熔丝在编程前后表现出两种截然不同的电特性，使用测试电路可以实现大规 模反熔丝的全覆盖测试；（6)体积小、速度快、功耗低，使用先进的半导体工艺加工手段可 以将反熔丝做的极小，从而能有效降低反熔丝的自身寄生电容，另一方面，编程后的反熔丝 的电阻可以小至几十欧姆，因此反熔丝器件不仅速度快，而且功耗高。
[0004] 依据反熔丝介质材料的不同可以将反熔丝分类为多晶硅反熔丝、0N0反熔丝、N0 反熔丝、非晶硅（a-Si)反熔丝等，其中最典型的反熔丝为非晶硅（a-Si)反熔丝，参考图1， 图1为现有非晶硅反熔丝的剖面结构示意图，包括：基底200 ;位于基底200上的第一金属 层201，第一金属层201作为非晶娃反烙丝的下电极；位于第一金属层201上的非晶娃层 202 ;位于非晶硅层202上的第二金属层203,第二金属层203作为非晶硅反熔丝的上电极。
[0005] 非晶硅反熔丝的关态电阻很大，高达1000兆欧，对非晶硅反熔丝进行编程时，在 第一金属层201上施加低电平，在第二金属层203上施加高电平，第一金属层201和第二金 属层203之间存在高的电势差，使得非晶硅层202发生击穿，非晶硅层202的击穿会产生大 量的热量，这些热量使得第一金属层201和第二金属层203中的金属向非晶硅层202内部 产生迁移，形成金属硅化物，同时将邻近的非晶硅转换为多晶硅或单晶硅，最后形成导电细 丝。在编程后，多晶硅反熔丝的平均电阻为50?55欧姆。
[0006] 但是现有的多晶硅反熔丝的稳定性较差。
【发明内容】
[0007] 本发明解决的问题是提高反熔丝的稳定性。
[0008] 为解决上述问题，本发明技术方案提供了一种反熔丝电路，包括：PM0S晶体管，所 述PM0S晶体管的栅极位于半导体衬底上，所述栅极具有第一部分和位于第一部分两端的 第二部分，第二部分的宽度小于第一部分的宽度，PM0S晶体管的源区和漏区位于栅极的第 一部分和第二部分两侧的半导体衬底内，PMOS晶体管的栅极与驱动电源端相连，PMOS晶 体管的源区与编程电源端相连；NM0S晶体管，NM0S晶体管的栅极与编程控制电源端相连， NM0S晶体管的漏区与PMOS晶体管的漏区相连，NM0S晶体管的源极接地；其中，对反熔丝进 行编程时，在编程控制电源端施加编程控制电压，NM0S晶体管导通，在驱动电源端施加驱动 电压，PMOS晶体管关断，编程电源端施加编程电压，PMOS晶体管的源区和漏区在热载流子 穿通效应的作用下发生穿通。
[0009] 可选的，所述PM0S晶体管栅极的第二部分的宽度小于等于第一部分宽度的2/3， 且大于等于第一部分宽度的1/5。
[0010] 可选的，所述PM0S晶体管栅极的第二部分的长度小于等于第一部分长度的1/2， 且大于等于第一部分长度的1/4。
[0011] 可选的，所述PM0S晶体管的源区施加的编程电压为脉冲电压。
[0012] 可选的，所述脉冲电压峰值为PM0S晶体管的工作电压绝对值的1?2倍，脉冲电 压的频率为〇. 〇5MHz?1MHz。
[0013] 可选的，所述PMOS晶体管栅极的第一部分底部的沟道区内还具有若干分立的浅 沟槽隔离结构。
[0014] 可选的，所述浅沟槽隔离结构的材料为氧化硅。
[0015] 可选的，所述浅沟槽隔离结构的宽度小于PM0S晶体管栅极的第一部分的宽度。 [0016] 可选的，所述PM0S晶体管的源区和漏区掺杂的离子为铟离子。
[0017] 可选的，所述编程控制电压为选择信号或地址信号。
[0018] 本发明技术方案还提供了一种反熔丝电路的编程方法，其特征在于，包括：在 NM0S晶体管的栅极施加编程控制电压，NM0S晶体管导通；在PM0S晶体管的栅极施加驱动电 压，PM0S晶体管关断；在PM0S晶体管的源区施加编程电压，PM0S晶体管的源区和漏区在热 载流子穿通效应的作用下发生穿通。
[0019] 本发明技术方案还提供了一种反熔丝结构，包括：半导体衬底；位于半导体衬底 上的PM0S晶体管，所述PM0S晶体管的栅极位于半导体衬底上，所述栅极具有第一部分和位 于第一部分两端的第二部分，第二部分的宽度小于第一部分的宽度，PM0S晶体管的源区和 漏区位于栅极的第一部分和第二部分两侧的半导体衬底内，其中，在对反熔丝进行编程时， PM0S晶体管的源区和漏区在热载流子穿通效应的作用下发生穿通。
[0020] 可选的，所述PM0S晶体管栅极的第二部分的宽度小于等于第一部分宽度的2/3， 且大于等于第一部分宽度的1/5。
[0021] 可选的，所述PM0S晶体管栅极的第二部分的长度小于等于第一部分长度的1/2， 且大于等于第一部分长度的1/4。
[0022] 可选的，所述PM0S晶体管栅极的第一部分底部的沟道区内还具有若干分立的浅 沟槽隔离结构。
[0023] 可选的，所述浅沟槽隔离结构的材料为氧化硅。
[0024] 可选的，所述浅沟槽隔离结构的宽度小于PM0S晶体管栅极的第一部分的宽度。
[0025] 可选的，浅沟槽隔离结构的深度小于等于PM0S晶体管源区和漏区的深度。
[0026] 与现有技术相比，本发明技术方案具有以下优点：
[0027] 反熔丝电路采用PM0S晶体管作为反熔丝，利用PM0S晶体管的热载流子穿通效应， 使PMOS晶体管的源区和漏区发生穿通，完成对反熔丝的编程，提高了反熔丝的稳定性。另 夕卜，本发明的PM0S晶体管的栅极的第二部分的宽度小于第一部分的宽度，使得PM0S晶体管 的边缘的沟道区宽度(沿源区和漏区方向的尺寸）减小，在进行编程时，使得PM0S晶体管的 源区和漏区更容易穿通，有利于减小了反熔丝编程的时间的编程电压。
[0028] 所述PM0S晶体管栅极的第一部分底部的沟道区内还具有若干分立的浅沟槽隔离 结构，浅沟槽隔离结构与半导体衬底的接触面会存在若干娃的悬挂键和缺陷，娃的悬挂键 或缺陷能吸附（Trapped)热载流子效应产生热电子，形成缺陷电荷区，从而缩短了源区和漏 区之间的距离，栅极的第一部分两侧的源区和漏区之间更容易穿通。
[0029] 所述浅沟槽隔离结构的宽度小于PM0S晶体管栅极的第一部分的宽度，浅沟槽隔 离结构的深度小于等于源区和漏区的深度，当对PM0S反熔丝进行编程时，使得浅沟槽隔离 结构与半导体衬底接触的四个侧壁和一个地面均能吸附热电子，使得源区和漏区更容易穿 通，并且在第二部分两侧的源区和漏区穿通时产生的热量也会加速第一部分两侧的源区和 漏区的穿通，从而使得PM0S晶体管的源区和漏区穿通速度加快，提高了晶体管反熔丝的编 程速率。
【专利附图】
【附图说明】
[0030] 图1是现有技术非晶硅反熔丝的剖面结构示意图；
[0031] 图2?图3为本发明实施例反熔丝的结构示意图；
[0032] 图4为本发明实施例反熔丝电路的结构示意图。
【具体实施方式】
[0033] 现有的非晶硅反熔丝容易受到金属电迁移特性的影响，非晶硅反熔丝的稳定性较 差。
[0034] 为此，本发明的发明人提出一种反熔丝电路和反熔丝结构，采用PM0S晶体管作为 反熔丝，利用PM0S晶体管的热载流子穿通效应，使PM0S晶体管的源区和漏区发生穿通，完 成对反熔丝的编程，提高了反熔丝的稳定性。另外，本发明的PM0S晶体管的栅极的第二部 分的宽度小于第一部分的宽度，使得PM0S晶体管的边缘的沟道区宽度(沿源区和漏区方向 的尺寸）减小，在进行编程时，使得PM0S晶体管的源区和漏区更容易穿通，有利于减小了反 熔丝编程的时间的编程电压。
[0035] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的【具体实施方式】做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比 例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实 际制作中应包含长度、宽度及深度的三维空间尺寸。
[0036] 图2?图3为本发明实施例反熔丝的结构示意图，图3为图2沿切割线AB方向的 剖面结构示意图；图4为本发明实施例反熔丝电路的结构示意图。
[0037] 首先，参考图2,所述反熔丝结构包括：半导体衬底100 ;位于半导体衬底100上的 PM0S晶体管P1，所述PM0S晶体管P1的栅极101位于半导体衬底100上，所述栅极101具 有第一部分103和位于第一部分103两端的第二部分102,第二部分102的宽度W2小于第 一部分103的宽度W1，PM0S晶体管P1的源区105和漏区106位于栅极101的第一部分103 和第二部分102两侧的半导体衬底100内，其中，在对反熔丝进行编程时，PMOS晶体管P1的 源区105和漏区106在热载流子穿通效应的作用下发生穿通。
[0038] 所述半导体衬底100的材料可以为单晶硅（Si)、单晶锗（Ge)、或硅锗（GeSi)、碳化 娃（SiC);也可以是绝缘体上娃（SOI )，绝缘体上锗（G0I);或者还可以为其它的材料，例如砷 化镓等III - V族化合物。所述半导体衬底300为P型半导体衬底，
[0039] 参考图3,所述半导体衬底100中形成N型掺杂阱110。
[0040] 所述栅极101包括位于半导体衬底100上栅介质层107和位于栅介质层107上的 栅电极108,栅极101的侧壁表面还具有侧墙109。本实施例中，所述栅介质层107的材料 为氧化硅，栅电极108的材料为多晶硅。
[0041] 所述源区105和漏区106位于栅极101和侧墙109两侧的半导体衬底100内，本 实施例中所述源区105和漏区106的掺杂离子为单一掺杂离子，所述掺杂离子为硼离子或 铟离子中的一种，当通过深掺杂离子注入工艺和退火工艺形成源区105和漏区106时，使形 成源区105和漏区106于沟道区的交界面较为陡峭，并且，所述形成的源区105和漏区106 不包含浅掺杂区（LDD)，当在源区105上施加编程电压时，会使得源区105和漏区106与栅 极101底部的沟道区接触面的横向电场变强，对沟道区中的载流子和热载流子的加速作用 增强，有利于热载流子穿通效应的产生以及源区105与漏区106之间的穿通。
[0042] 本发明实施例中，以PM0S晶体管P1作为反熔丝，采用热载流子的穿通效应（Hot Electron Induced Pouch-through, HEIP)使晶体管的源区和漏区发生穿通，实现对反烙 丝进行编程，其具体过程为：首先在PM0S晶体管P1的栅极101施加驱动电压，使PM0S晶 体管P1关断，然后在PM0S晶体管P1的源区105施加编程电压，将PM0S晶体管P1的漏区 106接地时，源区105载流子在横向电场的加速下，并与晶格发生碰撞电离，会产生大量热 载流子（电子空穴对)，大量的热电子会被靠近漏区106的半导体衬底100表面的悬挂键吸 附（Trapped)，形成陷阱电荷区，使得PM0S晶体管P1的沟道变短，当源区105和漏区106间 的有效沟道足够短时，源区105和漏区106发生穿通。
[0043] 本实施例中，请参考图2,由于PM0S晶体管P1的栅极101的第二部分102的宽度 W2小于第一部分103的宽度W1，相应的PM0S晶体管第二部分102底部的沟道区的宽度(沿 源区105和漏区106方向或X轴方向的尺寸)会小于第一部分103底部的沟道区的宽度，因 此在进行编程时，使得PM0S晶体管栅极101的第二部分102两侧的源区105和漏区106在 热载流子穿通效应的作用下容易先发生穿通，栅极101第二部分102两侧的源区105和漏 区106 (边缘部分的源区和漏区）的穿通时以及穿通之后会产生的大量的热量，该热量会传 导至第一部分103底部的沟道区，使得第一部分103底部的沟道区的温度升高，该区域的热 载流子效应随着温度的升高而加剧，从而加快了栅极101第一部分103两侧的源区105和 漏区106 (中间部分的源区和漏区）在热载流子穿通效应下的发生穿通，本发明实施例中的 PM0S晶体管P1相对于传统的PM0S晶体管更容易使得源区105和漏区106之间发生穿通效 应，缩短了 PM0S晶体管反熔丝的编程时间，并且有效降低了源区105上施加的编程电压，另 夕卜，相比于现有的多晶硅反熔丝，本发明实施例中的PM0S晶体管反熔丝不会发生金属电迁 移的现象，稳定性提1?。
[0044] 在优选的实施例中，所述PM0S晶体管栅极101的第二部分102的宽度小于等于第 一部分103宽度的2/3,且大于等于第一部分103宽度的1/5,所述PM0S晶体管栅极的第二 部分102的长度小于等于第一部分103长度的1/2,且大于等于第一部分长度的1/4,使得 第二部分102两侧的源区105和漏区106交易穿通的同时，PMOS晶体管在编程之前的高阻 抗特性不会受到影响，并且PMOS晶体管栅极101的制作工艺不会受到限制。
[0045] 请继续参考图2,所述PM0S晶体管栅极101的第一部分103底部的沟道区内还具 有若干分立的浅沟槽隔离结构104,浅沟槽隔离结构104与半导体衬底100的接触面会存在 若干硅的悬挂键和缺陷，硅的悬挂键或缺陷能吸附（Trap)热载流子效应产生热电子，形成 缺陷电荷区，从而缩短了源区105和漏区106之间的距离，栅极101的第一部分103两侧的 源区105和漏区106之间更容易穿通。
[0046] 所述浅沟槽隔离结构104的材料为氧化硅，浅沟槽隔离结构104在形成栅极101 之前形成，其形成的过程为：刻蚀所述半导体衬底100,形成凹槽（图中未示出）;采用化学气 相沉积工艺形成覆盖所述半导体衬底100的氧化硅薄膜（图中未示出），所述氧化硅薄膜填 充满所述凹槽；化学机械研磨或回刻蚀去除半导体衬底100表面的氧化硅薄膜，形成浅沟 槽隔离结构104。采用化学气相沉积工艺形成氧化硅薄膜，使氧化硅薄膜与凹槽的交界面产 生的缺陷和硅的悬挂键数量较多，有利于吸附热电子。
[0047] 所述浅沟槽隔离结构104的宽度小于PM0S晶体管栅极101的第一部分103的宽 度，浅沟槽隔离结构104的深度小于等于源区105和漏区106的深度，当对PM0S反熔丝进 行编程时，使得浅沟槽隔离结构104与半导体衬底100接触的四个侧壁和一个地面均能吸 附热电子，使得源区105和漏区106更容易穿通，并且在第二部分102两侧的源区和漏区穿 通时产生的热量也会加速第一部分103两侧的源区和漏区的穿通，从而使得PM0S晶体管P1 的源区105和漏区106穿通速度加快，提高了 PM0S晶体管反熔丝的编程速率。
[0048] 本发明实施例，还提供了 一种采用上述PM0S晶体管构成的反熔丝电路，请参考图 4,包括：PM0S晶体管P1，所述PM0S晶体管P1的栅极位于半导体衬底上，所述栅极具有第一 部分和位于第一部分两端的第二部分，第二部分的宽度小于第一部分的宽度，PM0S晶体管 P1的源区和漏区位于栅极的第一部分和第二部分两侧的半导体衬底内，PM0S晶体管P1的 栅极与驱动电源端12相连，PM0S晶体管P1的源区与编程电源端11相连；NM0S晶体管N1， NM0S晶体管N1的栅极与编程控制电源端13相连，NM0S晶体管N1的漏区与PM0S晶体管 P1的漏区相连，NM0S晶体管N1的源极接地Vss ;其中，对反熔丝进行编程时，在编程控制电 源端13施加编程控制电压Vsl，使NM0S晶体管导通，在驱动电源端12施加驱动电压Vdd， PMOS晶体管关断，编程电源端11施加编程电压Vpr，PMOS晶体管P1的源区和漏区在热载 流子穿通效应的作用下发生穿通。
[0049] 所述PM0S晶体管P1栅极的第二部分的宽度小于等于第一部分宽度的2/3,所述 PM0S晶体管P1栅极的第二部分的长度小于等于第一部分长度的1/2,所述PM0S晶体管P1 栅极的第一部分底部的沟道区内还具有若干分立的浅沟槽隔离结构，所述浅沟槽隔离结构 的材料为氧化硅，所述浅沟槽隔离结构的宽度小于PM0S晶体管P1栅极的第一部分的宽度， 浅沟槽隔离结构的深度小于等于PM0S晶体管P1源区和漏区的深度，在对PM0S晶体管反熔 丝进行编程时，PM0S晶体管P1栅极第二部分两侧的源区和漏区先发生穿通，栅极的第一部 分的底部的浅沟槽隔离结构吸附热电子，减小了 PM0S晶体管P1栅极第二部分底部的沟道 区的长度(从源区指向漏区方向），并且第二部分两侧的源区和漏区穿通时产生的热量也会 加速第二部分两侧的源区和漏区的穿通，从而使得PM0S晶体管P1源区和漏区穿通速率提 高，从而缩短了 PMOS晶体管反熔丝的编程时间。
[0050] 所述PM0S晶体管P1的源区施加的编程电压Vpr为脉冲电压，所述脉冲电压峰值 为PM0S晶体管的工作电压绝对值的1?2倍，脉冲电压的频率为0. 05MHz?1MHz，使得本 发明实施例中的PM0S晶体管P1源区和漏区的穿通速率较快，效率更高，提高了反熔丝的稳 定性。本发明实施例中的PM0S晶体管反熔丝在编程前，PM0S晶体管P1处于高阻抗，在编 程后，PM0S晶体管P1处理低阻抗。需要说明的是，PM0S晶体管的工作电压为PM0S晶体管 工作在饱和区时栅极施加的电压。
[0051] 在编程时，驱动电压Vdd为恒定电压或脉冲电压，驱动电压Vdd为正电压，使得编 程时载流子的加速作用加强，载流子与沟道区的晶格碰撞产生更多的热载流子，漏区边缘 和栅氧化层中的缺陷吸附的热电子更多，使PM0S晶体管P1源区和漏区更容易穿通。驱动 电压Vdd为脉冲电压时，所述脉冲电压与编程电压Vpr相同。
[0052] NM0S晶体管N1用于控制PM0S晶体管P1的漏区与接地端Vss的导通，所述NM0S 晶体管N1的栅极上施加的编程控制电压为选择信号或地址信号。
[0053] 本发明实施例还提供了对上述反熔丝电路的编程方法，包括：在NM0S晶体管的栅 极施加编程控制电压，NM0S晶体管导通，在PM0S晶体管的栅极施加驱动电压，PM0S晶体管 关断，在PM0S晶体管的源区施加编程电压，PM0S晶体管的源区和漏区在热载流子穿通效应 的作用下发生穿通效应。
[0054] 综上，本发明实施例采用PM0S晶体管作为反熔丝，利用PM0S晶体管的热载流子穿 通效应，使PM0S晶体管的源区和漏区发生穿通，完成对反熔丝的编程，提高了反熔丝的稳 定性。
[0055] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发 明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明 的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案 的保护范围。
【权利要求】
1. 一种反熔丝电路，其特征在于，包括： PMOS晶体管，所述PMOS晶体管的栅极位于半导体衬底上，所述栅极具有第一部分和位 于第一部分两端的第二部分，第二部分的宽度小于第一部分的宽度，PMOS晶体管的源区和 漏区位于栅极的第一部分和第二部分两侧的半导体衬底内，PMOS晶体管的栅极与驱动电源 端相连，PMOS晶体管的源区与编程电源端相连； NM0S晶体管，NM0S晶体管的栅极与编程控制电源端相连，NM0S晶体管的漏区与PMOS 晶体管的漏区相连，NM0S晶体管的源极接地； 其中，对反熔丝进行编程时，在编程控制电源端施加编程控制电压，NM0S晶体管导通， 在驱动电源端施加驱动电压，PMOS晶体管关断，编程电源端施加编程电压，PMOS晶体管的 源区和漏区在热载流子穿通效应的作用下发生穿通。
2. 如权利要求1所述的反熔丝电路，其特征在于，所述PMOS晶体管栅极的第二部分的 宽度小于等于第一部分宽度的2/3,且大于等于第一部分宽度的1/5。
3. 如权利要求1所述的反熔丝电路，其特征在于，所述PMOS晶体管栅极的第二部分的 长度小于等于第一部分长度的1/2,且大于等于第一部分长度的1/4。
4. 如权利要求1所述的反熔丝电路，其特征在于，所述PMOS晶体管的源区施加的编程 电压为脉冲电压。
5. 如权利要求4所述的反熔丝电路，其特征在于，所述脉冲电压峰值为PMOS晶体管的 工作电压绝对值的1?2倍，脉冲电压的频率为0. 05MHz?1MHz。
6. 如权利要求1所述的反熔丝电路，其特征在于，所述PMOS晶体管栅极的第一部分底 部的沟道区内还具有若干分立的浅沟槽隔离结构。
7. 如权利要求6所述的反熔丝电路，其特征在于，所述浅沟槽隔离结构的材料为氧化 硅。
8. 如权利要求6所述的反熔丝电路，其特征在于，所述浅沟槽隔离结构的宽度小于 PMOS晶体管栅极的第一部分的宽度。
9. 如权利要求1所述的反熔丝电路，其特征在于，所述PMOS晶体管的源区和漏区掺杂 的离子为铟离子。
10. 如权利要求1所述的反熔丝电路，其特征在于，所述编程控制电压为选择信号或地 址信号。
11. 一种如权利要求1中的反熔丝电路的编程方法，其特征在于，包括：在NM0S晶体管 的栅极施加编程控制电压，NM0S晶体管导通；在PMOS晶体管的栅极施加驱动电压，PMOS晶 体管关断；在PMOS晶体管的源区施加编程电压，PMOS晶体管的源区和漏区在热载流子穿通 效应的作用下发生穿通。
12. -种反熔丝结构，其特征在于，包括： 半导体衬底； 位于半导体衬底上的PMOS晶体管，所述PMOS晶体管的栅极位于半导体衬底上，所述栅 极具有第一部分和位于第一部分两端的第二部分，第二部分的宽度小于第一部分的宽度， PMOS晶体管的源区和漏区位于栅极的第一部分和第二部分两侧的半导体衬底内，其中，在 对反熔丝进行编程时，PMOS晶体管的源区和漏区在热载流子穿通效应的作用下发生穿通。
13. 如权利要求12所述的反熔丝结构，其特征在于，所述PMOS晶体管栅极的第二部分 的宽度小于等于第一部分宽度的2/3,且大于等于第一部分宽度的1/5。
14. 如权利要求12所述的反熔丝结构，其特征在于，所述PMOS晶体管栅极的第二部分 的长度小于等于第一部分长度的1/2,且大于等于第一部分长度的1/4。
15. 如权利要求12所述的反熔丝结构，其特征在于，所述PMOS晶体管栅极的第一部分 底部的沟道区内还具有若干分立的浅沟槽隔离结构。
16. 如权利要求15所述的反熔丝结构，其特征在于，所述浅沟槽隔离结构的材料为氧 化硅。
17. 如权利要求15所述的反熔丝结构，其特征在于，所述浅沟槽隔离结构的宽度小于 PMOS晶体管栅极的第一部分的宽度。
18. 如权利要求15所述的反熔丝结构，其特征在于，浅沟槽隔离结构的深度小于等于 PMOS晶体管源区和漏区的深度。
【文档编号】G11C17/16GK104103319SQ201310125660
【公开日】2014年10月15日 申请日期:2013年4月11日 优先权日:2013年4月11日
【发明者】甘正浩 申请人:中芯国际集成电路制造(上海)有限公司