感测放大器电路以及包括感测放大器电路的存储器件的制作方法
【专利摘要】本发明公开了一种感测放大器电路，所述感测放大器电路包括：第一上拉晶体管，所述第一上拉晶体管被配置成响应于数据线的电压而上拉驱动取反数据线；第一下拉晶体管，所述第一下拉晶体管被配置成响应于数据线的电压而下拉驱动取反数据线，并且经由第一下拉晶体管的背栅来接收数据线的电压；第二上拉晶体管，所述第二上拉晶体管被配置成响应于取反数据线的电压而上拉驱动数据线；以及第二下拉晶体管，所述第二下拉晶体管被配置成响应于取反数据线的电压而下拉驱动数据线，并且经由第二下拉晶体管的背栅来接收取反数据线的电压。
【专利说明】感测放大器电路以及包括感测放大器电路的存储器件
[0001]相关申请的交叉引用
[0002]本申请要求2012年7月30日提交的申请号为10-2012-0083009的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种感测放大器电路以及包括所述感测放大器电路的存储器件。
【背景技术】
[0004]存储器件和各种集成电路主要利用感测放大器电路读出数据。感测放大器电路读出逻辑‘高’电平和逻辑‘低’电平之间的小的电压差数据，即难以判定逻辑电平的数据。
[0005]图1是说明现有的存储器件中利用的感测放大器电路的配置图。
[0006]参见图1，感测放大器电路包括两个PMOS晶体管Pl和P2以及两个NMOS晶体管NI 和 N2。
[0007]当从单元阵列的存储器单元(未示出)中读取数据时，位线BLT或取反位线BLB的电压电平改变。由于因存储器单元的数据而产生的位线BLT或取反位线BLB的电压电平改变非常小，所以经由感测放大器电路将位线对BLT和BLB的电压电平放大。将描述感测放大器电路的操作。当位线BLT的电压电平比取反位线BLB的电压电平高时，PMOS晶体管Pl和NMOS晶体管N2与PMOS晶体管P2和NMOS晶体管NI相比被强导通，使得位线BLT的电压电平为上拉电压端子RTO的电平，而取反位线BLB的电压电平为下拉电压端子SB的电平。此外，当取反位线BLB的电压电平比位线BLT的电压电平高时，PMOS晶体管P2和NMOS晶体管NI与PMOS晶体管Pl和NMOS晶体管N2相比被强导通，使得取反位线BLB的电压电平为上拉电压端子RTO的电平，而位线BLT的电压电平为下拉电压端子SB的电平。
[0008]为了感测放大器电路准确地读出并放大加载到位线对上的数据，构成感测放大器电路的晶体管P1、P2、NI以及N2之间不应存在失配。然而，由于执行集成电路的精细制造工艺，所以NMOS晶体管之间失配的可能性增大。特别地，NMOS晶体管之间的失配和阈值电压差变得很大，使得感测放大器电路的准确数据读出变得困难。
[0009]图2是说明图1的感测放大器电路的操作的示图。
[0010]参见图2，在时间点‘201’处，位线BLT和取反位线BLB已经用基本相同的电压(预充电电压:VBLP)来预充电。在时间点‘202’处，当数据被加载到位线BLT上时，位线BLT的电压电平比取反位线BLB的电压电平高dV。在时间点‘203’处，对感测放大器电路的上拉电压端子RTO和下拉电压端子SB供电，使得上拉电压端子RTO具有上拉电压(一般地，电源电压)的电平，而下拉电压端子SB具有下拉电压(一般地，接地电压)的电平。此外，从对上拉电压端子RTO和下拉电压端子SB供电的时间点‘203’起，开始感测放大器电路的感测放大操作。
[0011]图2的(a)说明了当NMOS晶体管NI和N2之间的失配小于dV时感测放大器电路的操作。参见图2的(a)，通过感测放大器电路，位线BLT的电压电平被放大成高电平(上拉电压电平)，并且取反位线BLB的电压电平被放大成低电平(下拉电压电平)。
[0012]图2的(b)说明了当NMOS晶体管NI和N2之间的失配大于dV时感测放大器电路的操作。参见图2的(b)，取反位线BLB的电压电平由于NMOS晶体管NI和N2之间的失配而被错误地识别成比位线BLT的电压电平高，使得位线被放大成低电平(下拉电压电平)，并且取反位线被放大成高电平(上拉电压电平)。
[0013]因为NMOS晶体管的阈值电压由于NMOS晶体管之间的失配而彼此不同，所以如图2的(b)所示的异常操作会发生。例如，当NMOS晶体管N2之间的阈值电压比NMOS晶体管的阈值电压高时，如图2的(a)所示的问题会发生。
【发明内容】
[0014]本发明的一个实施例涉及减轻感测放大器电路错误地识别数据的问题。
[0015]根据本发明的一个实施例，一种感测放大器电路可以包括:第一上拉晶体管，所述第一上拉晶体管被配置成响应于数据线的电压而上拉取反数据线；第一下拉晶体管，所述第一下拉晶体管被配置成响应于数据线的电压而下拉驱动取反数据线，并且经由第一下拉晶体管的背栅来接收数据线的电压；第二上拉晶体管，所述第二上拉晶体管被配置成响应于取反数据线的电压而上拉驱动数据线；以及第二下拉晶体管，所述第二下拉晶体管被配置成响应于取反数据线的电压而下拉驱动数据线，并且经由第二下拉晶体管的背栅来接收取反位线的电压。第一下拉晶体管和第二下拉晶体管各自可以包括完全耗尽型绝缘体上硅(fully depleted silicon on insulator, FDSOI) NMOS 晶体管。
[0016]根据本发明的另一个实施例，一种存储器件可以包括:一个或更多个单元阵列；位线和取反位线，所述位线和取反位线与一个或更多个单元阵列连接；第一上拉晶体管，所述第一上拉晶体管被配置成响应于位线的电压而上拉驱动取反位线；第一下拉晶体管，所述第一下拉晶体管被配置成响应于位线的电压而下拉驱动取反位线，并且经由第一下拉晶体管的背栅来接收位线的电压；第二上拉晶体管，所述第二上拉晶体管被配置成响应于取反位线的电压而上拉驱动位线；以及第二下拉晶体管，所述第二下拉晶体管被配置成响应于取反位线的电压而下拉驱动位线，并且经由第二下拉晶体管的背栅来接收取反位线的电压。第一下拉晶体管和第二下拉晶体管各自可以包括完全耗尽型绝缘体上硅(FDSOI)NMOS晶体管。
[0017]根据本发明的实施例，包括感测放大器电路的晶体管的阈值电压被改变成适用于数据读出。因此，可以防止感测放大器电路的数据识别失败。
【专利附图】
【附图说明】
[0018]图1是说明现有的存储器件中利用的感测放大器电路的配置图。
[0019]图2是说明图1的感测放大器电路的操作的示图。
[0020]图3是说明根据本发明的一个实施例的存储器件的配置图。
[0021]图4是说明根据下拉晶体管N31和N32的背栅电压的阈值电压的改变的示图。
[0022]图5是说明现有的感测放大器电路(图1)和根据本发明的实施例的感测放大器电路320的数据读出通过/失败区的示图。[0023]图6是说明根据本发明的另一个实施例的存储器件的配置图。
【具体实施方式】
[0024]下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。在说明书中，‘连接/联接’表示一个部件直接与另一个部件联接或经由另一个部件间接联接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。
[0025]图3是说明根据本发明的一个实施例的存储器件的配置图。
[0026]参见图3，存储器件包括:单元阵列310、位线BLT和BLB以及感测放大器电路320。
[0027]单元阵列310包括布置成多个行和多个列的多个存储器单元，其中，每个存储器单元被配置成用以储存数据。位线BLT和BLB传送储存在单元阵列中的存储器单元中的数据。图3仅说明了一个位线对BLT和BLB。然而，多个位线对可以存在于单元阵列中。
[0028]感测放大器电路320被配置成用以将位线BLT和取反位线BLB之间的电压差放大、并且识别数据。感测放大器电路320包括上拉晶体管P31和P32以及下拉晶体管N31和 N32。
[0029]上拉晶体管P32被配置成响应于位线BLT的电压而上拉驱动取反位线BLB。上拉晶体管P31被配置成响应于取反位线BLB的电压而上拉驱动位线BLT。上拉晶体管P31和P32可以包括PMOS晶体管。
[0030]下拉晶体管N32被配置成响应于位线BLT的电压而下拉驱动取反位线BLB。下拉晶体管N32包括完全耗尽型绝缘体上硅(FDSOI) NMOS晶体管，并且经由该晶体管的背栅来接收位线BLT的电压。下拉晶体管N31被配置成响应于取反位线BLB的电压而下拉驱动位线BLT。下拉晶体管N31包括FDSOI NMOS晶体管，并且经由FDSOI NMOS晶体管的背栅接收取反位线BLB的电压。
[0031 ] 包括FDSOI NMOS晶体管的下拉晶体管N31和N32的阈值电压基于施加到FDS0INM0S晶体管的背栅的电压的电平来改变，并且本发明的实施例的感测放大器电路320利用这种特性。将参照图4来更加详细地描述。
[0032]图4是说明基于下拉晶体管N31和N32的背栅电压的阈值电压改变的示图。
[0033]参见图4，随着包括FDSOI NMOS的下拉晶体管N31和N32的背栅电压VBG增大，阈值电压VT减小。由于这种特性，所以感测放大器电路320的数据读出操作可以变得更加准确，这将根据数据模式来描述。
[0034]首先，当位线BLT的电压电平比取反位线BLB的电压电平高时，感测放大器电路320在下拉晶体管N32和上拉晶体管P31导通、并且下拉晶体管N31和上拉晶体管P31关断时正确地识别数据。由于下拉晶体管N31和N32包括FDSOI NMOS,所以因FDS0INM0S的特性而下拉晶体管N32的阈值电压减小、并且下拉晶体管N31的阈值电压增大。因此，下拉晶体管N32容易导通，而下拉晶体管N31不容易导通。即，下拉晶体管N31和N32的阈值电压特性被改变成更适用于数据读出。
[0035]其次，当取反位线BLB的电压电平比位线BLT的电压电平高时，感测放大器电路320在下拉晶体管N31和上拉晶体管P32导通、并且下拉晶体管N32和上拉晶体管P31关断时正确地识别数据。由于FDSOI NMOS的特性，所以下拉晶体管N31的阈值电压减小，而下拉晶体管N32的阈值电压增大。因此，下拉晶体管N31容易导通，而下拉晶体管N32不容易导通。即，下拉晶体管N31和N32的阈值电压特性被改变成更加适用于数据读出。
[0036]图5是说明现有的感测放大器电路(图1)和根据本发明的实施例的感测放大器电路320的数据读出通过/失败区的示图。
[0037]参见图5，纵轴表示感测放大器电路的数据读出通过的最小值dV (位线对的电压差)，横轴表示下拉晶体管之间的失配。基本上，当dV增大并且失配小时，感测放大器电路的数据读出通过。当dV减小并且失配变大时，感测放大器电路的数据读出失败。
[0038]实线‘501’表示根据本发明的感测放大器电路320的通过/失败区的边界线，而虚线‘502’表示现有的感测放大器电路(图1)的通过/失败区的边界线。参见图5，根据本发明的实施例的感测放大器电路320的通过区(实线‘501’之上的区域)比现有的感测放大器电路(图1)的通过区(虚线‘502’之上的区域)大。
[0039]图6是根据本发明的另一个实施例的存储器件的配置图。
[0040]参见图6，存储器件包括:单元阵列311和312、位线BLT和BLB以及感测放大器电路 320。
[0041]图3说明应用于具有折叠位线结构的存储器件的本发明的一个实施例。图6说明应用于具有开放位线结构的存储器件的本发明的一个实施例。在具有折叠位线结构的存储器件(图3)中，位线BLT和取反位线BLB与同一单元阵列310连接。然而在具有开放位线结构的存储器件(图6)中，位线BLT和取反位线BLB分别与不同的阵列311和312连接。由于图6的存储器件与图3的存储器件相似(除了图6的存储器件具有开放位线结构以外)，所以将省略对图6的存储器件的详细描述。
[0042]尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
[0043]此外，在示例性实施例中，已经描述了利用根据本发明的感测放大器电路来读出/放大位线的数据。然而，除了存储器件外，根据本发明的感测放大器电路也可以用在各种电路中来放大数据。
【权利要求】
1.一种感测放大器电路，包括:第一上拉晶体管，所述第一上拉晶体管被配置成响应于数据线的电压而上拉驱动取反数据线；第一下拉晶体管，所述第一下拉晶体管被配置成响应于所述数据线的电压而下拉驱动所述取反数据线，并且经由所述第一下拉晶体管的背栅来接收所述数据线的电压；第二上拉晶体管，所述第二上拉晶体管被配置成响应于所述取反数据线的电压而上拉驱动所述数据线；以及第二下拉晶体管，所述第二下拉晶体管被配置成响应于所述取反数据线的电压而下拉驱动所述数据线，并且经由所述第二下拉晶体管的背栅来接收所述取反数据线的电压。
2.如权利要求1所述的感测放大器电路，其中，所述第一下拉晶体管和所述第二下拉晶体管各自包括完全耗尽型绝缘体上硅NMOS晶体管。
3.如权利要求2所述的感测放大器电路，其中，所述第一上拉晶体管和所述第二上拉晶体管各自包括PMOS晶体管。
4.一种存储器件,包括:一个或更多个单元阵列；位线和取反位线，所述位线和取反位线与所述一个或更多个单元阵列连接；第一上拉晶体管，所述第一上拉晶体管被配置成响应于所述位线的电压而上拉驱动所述取反位线；第一下拉晶体管，所述第一下拉晶体管被配置成响应于所述位线的电压而下拉驱动所述取反位线，并且经由所述第一下拉晶体管的背栅来接收所述位线的电压；第二上拉晶体管，所述第二上拉晶体管被配置成响应于所述取反位线的电压而上拉驱动所述位线；以及第二下拉晶体管，所述第二下拉晶体管被配置成响应于所述取反位线的电压而下拉驱动所述位线，并且经由所述第二下拉晶体管的背栅来接收所述取反位线的电压。
5.如权利要求4所述的存储器件，其中，所述第一下拉晶体管和所述第二下拉晶体管各自包括完全耗尽型绝缘体上硅NMOS晶体管。
6.如权利要求5所述的存储器件，其中，所述第一上拉晶体管和所述第二上拉晶体管各自包括PMOS晶体管。
7.如权利要求4所述的存储器件，其中，所述位线和所述取反位线与所述一个或更多个单元阵列中的基本同一单元阵列连接。
8.如权利要求4所述的存储器件，其中，所述位线和所述取反位线分别与所述一个或更多个单元阵列中的不同单元阵列连接。
【文档编号】G11C7/06GK103578519SQ201310133218
【公开日】2014年2月12日 申请日期:2013年4月17日 优先权日:2012年7月30日
【发明者】金亨洙 申请人:爱思开海力士有限公司