一种自适应抗软错误存储单元及存储电路的制作方法
【专利摘要】本发明公开了一种自适应抗软错误存储单元及存储电路。存储单元包括一由两个反相器构成的交叉耦合结构，两反相器的漏端分别与一可变电容C1、C2连接，C1、C2的控制端与一参考电压产生模块的参考电压输出端连接；两反相器的漏端分别与一选通管的漏端连接，两选通管的栅极分别与字线WL连接，一选通管的源端与位线BL连接，另一选通管的源端与位线NBL连接；参考电压产生模块输出的参考电压VB与存储单元的工作电压VDD正相关。存储电路包括多个自适应抗软错误存储单元。本发明具有面积小、适用性强、灵活度高等特定，适于工作在高速高压的状态下，也可以工作在低速低压的状态下的特点。
【专利说明】一种自适应抗软错误存储单元及存储电路
【技术领域】
[0001]本发明属于集成电路设计领域，涉及一类存储电路，尤其涉及一种抗软错误的静态随机存储电路。
【背景技术】
[0002]静态随机存储器(SRAM)作为半导体存储器的主要部分被广泛应用，它是数字处理器，信息处理设备中必不可少的部件。静态随机存储器的主要核心是双稳态电路如图1所示，即由两个反相器交叉耦合构成，再加上控制单元读写两个开关，一个单元由六个元件组成。两个反相器的正反馈作用使单元维持在稳定的工作状态。SRAM在集成度和性能方面不如DRAM性能优越但是SRAM不需要刷新，外围电路简单，工作速度较快适合作高速缓冲存储器。
[0003]随着集成度提高，特征尺寸的降低，临界电荷和有效阈值降低使得抗噪声和软错误能力降低。而且在辐照环境中NMOS晶体管阈值电压VTN下降，而PMOS晶体管阈值电压VTP升高，致使反相器输入输出传输特性左移，严重时会使器件VIL、VIH漂移。噪声容限降低，SE (软错误)发生概率增大。单粒子效应是产生SE的导致因素之一。CMOS存储单元在辐照环境下操作会受到三种主要的瞬态辐照效应:单粒子闩锁，由剂量累积造成的性能降低，单粒子翻转。辐照在硅CMOS电路中引起的瞬态效应本质上是由于直接的电离作用产生的电荷的聚集和传输现象。聚集的电荷会在很短的时间间隔内改变电路内部节点电压。这些瞬态现象可能改变数字电路的以及模拟电路中的MOS管的电行为。引起半导体器件的软错误。因此会导致存储单元的信息丢失，严重的会导致错误的系统操作以及电路永久损坏。
[0004]SRAM电路常规设计中晶体管数目、速度、面积和功耗是设计需要关注的首要问题，而抗辐照设计常常会带来面积，功耗，速度等方面的损失。传统的抗辐照加固方法通常采用交叉耦合电阻加固结构(如图2 )，交叉耦合电阻可以在电压转变之前，淀积电荷在被扫出的瞬间加入RC常数，可以提高电路的抗单粒子能力，但是该方法是以牺牲电路速度为代价换来的。其中电阻越大，抗单粒子能力越强，电路延迟也就越大。同时，移动设备的性能需求日益增加，所以功耗的降低目标随着性能要求变得十分苛刻。降低功耗的方法之一是多电源电压，而在较低电源电压下SRAM的噪声容限会下降，软错误发生的概率增加。所以综合SRAM设计目标:高速，高稳定性，高存储量，小面积，低功耗，如何设计出一款稳定的，精致的读写速度满足需求的存储器成为现在需要解决的问题。
【发明内容】
[0005]针对现有技术中存在的技术问题，本发明的目的是提供一种新型的自适应抗软错误SRAM结构，具有标准CMOS工艺集成，面积小，适用性强，灵活度高，适于工作在高速高压的状态下，也可以工作在低速低压的状态下的特点。
[0006]静态随机存储器的抗软错误能力主要是加强器件灵敏区的抗单粒子翻转能力。对于普通SRAM，通过增大RC常数，对于自适应抗软错误SRAM则是利用可变电容的特点达到既可以抗软错误又可以高速读取。
[0007]本发明的上述目的是通过如下技术方案予以实现的:
[0008]一种SRAM结构，其具体方法如下:
[0009](I)用M1、M3和M2、M4组成的两个反相器构成交叉耦合结构。其中四个晶体管的漏端VI，V2是数据的写入和读取端。
[0010](2)在SRAM单元中有四个对撞击比较敏感的部位，即四个晶体管的漏端。在反相器两端分别加入MOS可变电容Cl、C2，用来防止由于单粒子效应产生的瞬态尖峰而导致错误反转。MOS电容的电容量会随栅压的变化而变化。可变电容可以选取NMOS可变电容或PMOS可变电容或PN结可变电容，其中，MOS管可变电容将MOS管的源端和漏端互连后作为可变电容的一端，MOS管的栅极作为可变电容的另一端；对于NMOS可变电容，当衬底电压(即NMOS源端和漏端互连的一端)接固定电平VB，栅极与反相器的漏端连接，可变电容NMOS的栅上电压由于外界干扰突然增大，此时可变电容由于两端电压差增加电容值会增大，由于单粒子事件产生的大量粒子分布在较大电容上，此时大电容上产生的电压变化量较小。这样就可以减少SRAM误翻转。
[0011](3)可变电容Cl，C2 一端接晶体管的漏端，另一端接参考电压VB。参考电压由芯片内部产生与电源电压相关。当电源电压较高时，SRAM噪声容限较大抗单粒子能力强，此时可以设置VB为较高电压例如设为电源电压值，Cl，C2电容值最小，适应高速的读写。而VB的确定需要根据工艺和工作电压调整，当使其电容值最小时，读写速度可以达到最大。当电源电压较低时，SRAM噪声容限小，抗噪声能力弱，容易发生软错误，此时存储器处于保持状态可以设置VB为较低值，可以小于GND，使电容值最大，稳定性最高。
[0012](4)参考电压VB由电源电压控制的参考电压产生模块来产生，参考电压产生模块为数模转换电路(DAC)，数字部分根据工作模式控制BIT1，BIT2这两个数字为使DAC产生合适的偏置电压VB。使VB电压值与电源电压正相关。参考电压产生模块检测到工作电压VDD高于设定阈值电压时，产生一高电平信号(比如11)给BIT1、BIT2，此时参考电压产生模块输出参考电压VB为设定的高电压；当检测到工作电压VDD低于设定阈值电压时，产生一低电平信号(比如00)给BIT1、BIT2，此时参考电压产生模块输出参考电压VB为设定的低电压。
[0013](5)反相器的漏端VI，V2分别接选通管M5，M6的漏极，M5，M6的栅极接字线WL，M5，M6的源级分别接BL和NBL。M5, M6选通管用来实现读取和写入的选通。
[0014]本发明的优点和积极效果如下:
[0015]兼容性好:适用于标准CMOS工艺，可变电容使用MOS电容，
[0016]无需使用其他特殊工艺就可以实现，兼容性好，成本小。
[0017]面积小:因为通过加入可变电容来抗软错误，而不是单纯的通过增加晶体管尺寸来达到抗辐照的效果，晶体管尺寸可以缩小。所以使用面积更小，更加紧凑。
[0018]可调节能力强:由于通过可变电容来自动调节关键节点电容，所以可以灵活的设置可变电容的偏置电压VB，可以设置VB使可变电容的电容量较小，使其适应高速读写的需要，也可以设置VB使可变电容电容量较大，适用于电源电压低速度要求低的情况。
[0019]读写速度较高:在高速读写的过程中，通过调节参考电压VB使关键节点的可变电容可以调到很小的电容值，RC常数降低，提高了读写速度。
【专利附图】
【附图说明】
[0020]图1是标准SRAM静态随机存储器6管单元示意图；
[0021 ] 图2是传统抗辐照SRAM单元结构图；
[0022]图3是自适应抗软错误SRAM单元结构图；
[0023]图4本发明实施例的SRAM结构图。
【具体实施方式】
[0024]为了对本发明进行详细说明，现举一个如下具体实施例:
[0025]如图4所示在SMIC 0.18um标准工艺下实现的本发明所述的新型SRAM结构。每一个BIT CELL的可变电容的控制端VB由参考电压产生模块的输出来控制。
[0026]其中，存储单元(BIT CELL)采用两个反相器构成交叉耦合结构，四个晶体管的漏端VI，V2分别加入可变电容Cl，C2，可变电容为N型半导体可变电容(如NMOS管)。可变电容的电容值会根据电容两端的电压变化。
[0027]当电路工作在低功耗状态下，电源电压VDD较低，参考电压产生模块(Reference)产生偏置电压VB为负电压，使可变电容的电容值达到较大值。这样保证VI，V2两端电压不会因为软错误发生误翻转。
[0028]当电路工作在高速读写状态下，VDD较高，参考电压产生模块输出一个接近电源电压VDD的偏置电压VB，使可变电容值很小，这样可以加快读写速度。而对于较高的VDD，SRAM噪声容限相对较大，抗干扰能力强，无需在漏极加大电容。
[0029]参考电压产生模块为电源控制，采用LDO结构使输出参考电压VB跟随电源电压变化。在电源电压高时输出参考电压VB较高，在电源电压低时输出参考电压VB较低。
[0030]读写过程中字线WL为I使传输门打开，单元存储信息通过位线BL和NBL读出，BL为存储信息，NBL为BL的非。WL控制信息由数字部分产生。
[0031]以上通过详细实施案例描述了本发明所提供的一种基于标准CMOS工艺的自适应抗软错误SRAM结构，本领域的研究人员和技术人员可以根据上述的步骤做出形式或内容方面的非实质性的改变而不偏离本发明实质保护的范围，因此，本发明不局限于实施例中所公开的内容。
【权利要求】
1.一种自适应抗软错误存储单元，其特征在于包括一由两个反相器构成的交叉耦合结构，两所述反相器的漏端分别与一可变电容C1、C2连接，可变电容C1、C2的控制端与一参考电压产生模块的参考电压输出端连接；两反相器的漏端分别与一选通管的漏端连接，两选通管的栅极分别与字线WL连接，一选通管的源端与位线BL连接，另一选通管的源端与位线NBL连接；其中，所述参考电压产生模块输出的参考电压VB与存储单元的工作电压VDD正相关。
2.如权利要求1所述的自适应抗软错误存储单元，其特征在于所述参考电压产生模块中设有一阈值电压；当VDD高于该阈值电压时，所述参考电压产生模块输出参考电压VB为设定的高电压，在VDD低于该阈值电压时,所述参考电压产生模块输出参考电压VB为设定的低电压。
3.如权利要求2所述的自适应抗软错误存储单元，其特征在于所述高电压近似等于VDD ;所述低电压为O或负电压。
4.如权利要求1或2所述的自适应抗软错误存储单元，其特征在于所述参考电压产生模块为一数模转换电路。
5.如权利要求1所述的自适应抗软错误存储单元，其特征在于所述可变电容为MOS管，其中MOS管的栅极作为可变电容的一端与所述反相器的漏端连接，MOS管的源端和漏端连接在一起作为可变电容的另一端与所述参考电压产生模块的参考电压输出端连接。
6.如权利要求1所述的自适应抗软错误存储单元，其特征在于所述可变电容为一PN结可变电容。
7.一种存储电路，其特征在于包括多个自适应抗软错误存储单元，每一所述自适应抗软错误存储单元包括一由两个反相器构成的交叉耦合结构，两所述反相器的漏端分别与一可变电容Cl、C2连接，可变电容Cl、C2的控制端与一参考电压产生模块的参考电压输出端连接；所述参考电压产生模块输出的参考电压VB与存储单元的工作电压VDD正相关；其中，每一所述自适应抗软错误存储单元的两反相器的漏端分别与一选通管的漏端连接，两选通管的栅极分别与字线WL连接，一选通管的源端与位线BL连接，另一选通管的源端与位线NBL连接。
8.如权利要求7所述的存储电路，其特征在于所述参考电压产生模块中设有一阈值电压；当VDD高于该阈值电压时，所述参考电压产生模块输出参考电压VB为设定的高电压，在VDD低于该阈值电压时，所述参考电压产生模块输出参考电压VB为设定的低电压。
9.如权利要求7或8所述的存储电路，其特征在于所述可变电容为MOS管，其中MOS管的栅极作为可变电容的一端与所述反相器的漏端连接，MOS管的源端和漏端连接在一起作为可变电容的另一端与所述参考电压产生模块的参考电压输出端连接。
10.如权利要求7或8所述的存储电路，其特征在于所述可变电容为一PN结可变电容；所述选通管为MOS管；所述参考电压产生模块为一数模转换电路。
【文档编号】G11C11/413GK104282331SQ201310291109
【公开日】2015年1月14日 申请日期:2013年7月11日 优先权日:2013年7月11日
【发明者】刘军华, 杨丽杰, 洪阳, 廖怀林 申请人:北京大学