包括多个静态随机访问存储器单元的装置及其操作方法

包括多个静态随机访问存储器单元的装置及其操作方法
【专利摘要】本发明涉及包括多个静态随机访问存储器单元的装置及其操作方法，揭露的一种方法包括向一个或多个静态随机访问存储器（SRAM）单元写入数据。向该一个或多个SRAM单元写入数据包括：向电性连接该一个或多个SRAM存储器单元的至少一位线施加第一数据信号，电性断开各该一个或多个SRAM单元的第一电源供应端子及第二电源供应端子的至少其中一者与电源供应，以及向电性连接该一个或多个SRAM单元的字线施加字线信号。接着，电性连接各该一个或多个SRAM单元的该第一电源供应端子及该第二电源供应端子的该至少其中一者与该电源。
【专利说明】包括多个静态随机访问存储器单元的装置及其操作方法
【技术领域】
[0001]一般而言，本发明涉及集成电路领域，尤其涉及包括静态随机访问存储器装置的集成电路。
【背景技术】
[0002]半导体存储器的类型包括动态随机访问存储器(dynamic random-accessmemory ;DRAM)以及静态随机访问存储器(static random-access memory ;SRAM)。DRAM 包括具有较简单的结构的存储器单元，尤其是电容中所储存的电荷量用于表示一位信息的存储器单元。由于DRAM单元的简单结构，因此可获得高密度的集成。不过，由于电容中的漏电流，DRAM通常需要不断的刷新周期以避免信息损失。
[0003]在SRAM装置中，使用交叉耦接的反相器储存信息。在SRAM装置中，不需要执行刷新周期，且它们通常允许较DRAM装置快的操作速度。不过，与DRAM装置的存储器单元相比，SRAM包括通常具有较复杂的结构的存储器单元，其可能限制SRAM装置中可获得的集成的密度。
[0004]下面参照图1描述SRAM装置100。
[0005]SRAM装置100包括SRAM单元101、位线102、逆位线103、字线104、高电压电源供应线105以及低电压电源供应线106。
[0006]在装置100的操作中，与低电压电源供应线106相比，高电压电源供应线105可保持于较高的电压中。因此，将高电压电源供应线105的电压标示为“高电压”并将低电压电源供应线106的电压标示为“低电压”，不过，该高电压通常在几伏的量级上。
[0007]SRAM单元101包括具有输入113及输出111的第一反相器107，以及具有输入114及输出112的第二反相器108。第一反相器107的输出111电性连接第二反相器108的输入114,且第二反相器108的输出112电性连接第一反相器107的输入113。
[0008]各反相器107、108包括上拉晶体管，其中，第一反相器107的上拉晶体管由附图标记115表不,第二反相器108的上拉晶体管由附图标记116表不。而且,各反相器107、108包括下拉晶体管，其中，附图标记117表示第一反相器107的下拉晶体管，附图标记118表示第二反相器108的下拉晶体管。
[0009]上拉晶体管115、116可为P沟道晶体管，其可自具有较高的电导率的开启状态切换至在它们的栅极电极上施加高电压时仅具有较低的泄漏电导率(leakageconductivity)的关闭状态。下拉晶体管117、118可为η沟道晶体管，其可自仅具有较低的泄漏电导率的关闭状态切换至在它们的栅极电极上施加高电压时它们具有较高的电导率的开启状态。
[0010]SRAM单元101进一步包括通栅晶体管109、110。通栅晶体管109电性连接于逆位线103与第一反相器的输出111之间，另一通栅晶体管110电性连接于位线102与第二反相器108的输出112之间。通栅晶体管109、110的栅极电极电性连接字线104。通栅晶体管109、110可为η沟道晶体管，藉由在它们的栅极电极上施加高电压而可将其自关闭状态切换至开启状态。因此，如向字线104施加高电压，则在逆位线103与第一反相器的输出111之间以及在位线102与第二反相器108的输出112之间形成电性连接。
[0011]装置100可包括具有与SRAM单元101的结构对应的结构的多个SRAM单元，且还可包括类似电源供应线105、106的多个低电压电源供应线、类似字线104的多个字线，以及类似位线102及逆位线103的多个位线及逆位线。通常，存在具有SRAM单元行及列的SRAM单元阵列，其中，电源供应线及字线沿该阵列的行延伸，位线及逆位线沿该阵列的列延伸。处理装置100的各SRAM单元可藉由向连接该SRAM单元的字线施加高电压以将该单元的通栅晶体管切换至开启状态并藉由向连接该SRAM单元的位线及逆位线施加和/或自其读取电压。其它字线可保持于低电压。在待机(standby)模式期间通常使位线及逆位线保持于高电压，并在读取期间使其电性浮动。
[0012]SRAM单元101可具有三种操作模式。在待机模式中，字线104的电压为低，以使通栅晶体管109、110处于关闭状态并电性断开反相器107、108与位线102及逆位线103。由于第一反相器107的输出111电性连接第二反相器108的输入114,且第二反相器108的输出112电性连接第一反相器107的输入113，因此反相器107、108可彼此加强，以使它们基本保持于其各自的状态。相应地，存在SRAM单兀101的第一状态,其中，第一反相器107的输出111基本处于低电压且第二反相器108的输出112基本处于高电压；以及第二状态,其中，第一反相器107的输出111基本处于高电压且第二反相器108的输出112基本处于低电压。该两状态可用于储存一位信息。
[0013]为读取SRAM单元101中储存的该位信息，可对位线102及逆位线103预充电至高电压。接着，使位线102及逆位线103电性浮动并将字线104自低电压切换至高电压，以使通栅晶体管109、110在位线102与第二反相器108的输出112之间形成电性连接以及在逆位线103与第一反相器107的输出111之间形成电性连接。依据SRAM单元101的状态，在位线102与逆位线103之间形成电压差，其可由感测放大器(未图示)感测以确定SRAM单元101的状态。
[0014]自SRAM单元101读取数据的问题可为避免在读取操作期间不经意翻转SRAM单元101的状态的读取干扰的发生。SRAM单元101相对读取干扰的稳定性可取决于处于开启状态的下拉晶体管117、118的电导率与处于开启状态的通栅晶体管109、110的电导率之间的所谓β比。较大的β比可有助于增加SRAM单元101相对读取干扰的稳定性。由于处于开启状态的场效应晶体管的沟道的电导率通常随晶体管的沟道的宽度增加而增加，因此从读取操作期间稳定的角度看，如通栅晶体管109、110的沟道区的宽度与下拉晶体管117、118的沟道区的宽度相比较低则有利。
[0015]为向SRAM单元101写入数据，可向位线102及逆位线103的其中一者施加高电压并向位线102及逆位线103的其中另一者施加低电压，取决于写入操作后要获得的SRAM单元101的状态。接着，可将字线104的电压自低切换至高，以将通栅晶体管109、110切换至开启状态。由此，施加于位线102及逆位线103的电压被施加至反相器107、108的输入113、114。如SRAM单元101的初始状态不同于要写入SRAM单元101的状态，这通常导致反相器107、108改变其状态。
[0016]向SRAM单元101写入数据的问题可为避免写入失败，其中，尽管要写入SRAM单元101的状态不同于初始状态，但SRAM单元101不改变其状态。发生写入失败的可能性可与处于开启状态的通栅晶体管109、110的电导率与处于开启状态的上拉晶体管115、116的电导率之间的比例相关，该比例以“Y比”表示。一般而言，较大的Y比可降低发生写入失败的可能性。
[0017]相应地，为避免写入失败，如处于开启状态的通栅晶体管109、110的电导率(以及相应地该些晶体管的沟道区的宽度)与处于开启状态的上拉晶体管115、116的电导率(以及相应地该些晶体管的沟道区的宽度)相比较大则有利。
[0018]因此，在SRAM单元101相对读取干扰的稳定性与SRAM单元101相对发生写入失败的可写性之间存在折衷。处于开启状态的通栅晶体管109、110的较大电导率有助于降低发生写入失败的可能性，但同时可能增加读取干扰的可能性。
[0019]为避免该些问题，业界已提出透过额外的端口分离写入和读取路径，从而修改SRAM单元的设计。不过，此类解决方案通常要求每个SRAM单元具有两个额外的晶体管，并且还要求装置100的每一行具有额外的读取字线，以及装置100的每一列具有额外的读取位线。这大幅增加储存一位信息所需的装置100的面积。
[0020]针对上述情况，本发明涉及向一个或多个SRAM单元写入数据的方法以及包括多个SRAM单元的装置，其相对读取干扰可获得较高的稳定性以及较低的发生写入失败的可能性，同时基本避免或至少降低储存一位信息所需的该装置的面积的增加。

【发明内容】

[0021]本发明揭露的一种方法包括向一个或多个静态随机访问存储器(SRAM)单元写入数据。向该一个或多个SRAM单元写入数据包括:向电性连接该一个或多个SRAM存储器单元的至少一位线施加数据信号，电性断开各该一个或多个SRAM单元的第一电源供应端子及第二电源供应端子的至少其中一者与电源供应，以及向连接该一个或多个SRAM单元的字线施加字线信号。接着，电性连接各该一个或多个SRAM单元的该第一电源供应端子及该第二电源供应端子的该至少其中一者与该电源。
[0022]本发明揭露的一种装置包括:多个位线、多个字线、多个静态随机访问存储器(SRAM)单元、多个第一开关装置以及数据写入电路。各SRAM单元电性连接该些位线的其中一者以及该些字线的其中一者。而且，各SRAM单元具有第一电源供应端子以及第二电源供应端子。各第一开关装置电性连接于该些SRAM单元的至少其中一者的该第一电源供应端子与电源之间。该数据写入电路用以向连接该些SRAM单元的该至少其中一者的各位线施加数据信号，操作该些第一开关装置的至少其中一者以电性断开该多个SRAM单元的至少其中一者的该第一电源供应端子与该电源，以及向连接该些SRAM单元的该至少其中一者的字线施加字线信号。
【专利附图】

【附图说明】
[0023]进一步的实施例定义于所附权利要求中，并藉由下面参照附图所作的详细说明变得更加清楚，其中:
[0024]图1显示SRAM装置的示意图；
[0025]图2显示依据一实施例的装置的示意图；
[0026]图3显示图2所示的装置的SRAM单元的示意图；[0027]图4a显示依据一实施例在操作图2的装置的方法中施加的信号示意图；以及
[0028]图4b显示依据另一实施例在操作图2的装置的方法中施加的信号示意图。
【具体实施方式】
[0029]尽管参照下面的详细说明以及附图所描述的实施例来说明本发明，但应当理解，下面的详细说明以及附图并非意图将本发明主题限于所揭露的特定实施例。相反，所述实施例仅示例本发明的各种实施方式，本发明的范围由所附权利要求定义，
[0030]实施例提供包括SRAM单元的装置以及操作包括SRAM单元的装置的方法，其具有使能功能(enable function)以能够在写入操作期间断开由电源供应提供的高电压(有时表示为“VDDA”)和/或由该电源供应提供的低电压(有时表示为“VSS”)与SRAM单元。在此情况下，数据写入电路无需向该些SRAM单元的上拉晶体管及下拉晶体管提供过功率(overpower)。在自该装置读取数据的读取操作期间,该电源供应可保持连接该些SRAM单
J Li ο
[0031]在实施例中，可使用沿该装置的字线的VDDA和/或VSS分段。这样，沿一启动字线的全部单元可被同时写入，而该装置的其它单元可保持于待机模式。藉由每个字线域的单个晶体管(如在写入操作期间断开VDDA及VSS的其中一者)或每个字线域的两个晶体管(如在写入操作期间使VDDA及VSS都断开)可实现VDDA和/或VSS的断开。为断开VDDA，可使用P沟道晶体管，且可使用η沟道晶体管断开VSS。如在P沟道晶体管的栅极电极上施加高电压，可使P沟道晶体管自导电开启状态切换至基本不导电的关闭状态，如在η沟道晶体管的栅极电极上施加高电压，可使η沟道晶体管自基本不导电的关闭状态切换至开启状态，因此施加于P沟道晶体管的栅极电极的信号可与施加于η沟道晶体管的栅极电极的信号相反，从而在特定字线域的η沟道晶体管的栅极电极上施加高电压时，在与该字线域关联的P沟道晶体管的栅极电极上施加低电压，或反之。
[0032]藉由在写入操作期间断开该些SRAM单元与VDDA和/或VSS，可消除或至少降低装置对该些SRAM单元的可写性的影响。相应地，可优化该SRAM单元相对读取干扰的稳定性，同时基本避免或至少降低对该些SRAM单元的可写性的负面影响。由于这样做，各SRAM单元中无需额外的晶体管，因此各该SRAM单元基本不需要额外的面积。
[0033]在一些实施例中，用于断开该些SRAM单元与VDDA及VSS的使能信号以及用于将该些SRAM单元的通栅晶体管切换至开启状态的字线信号可基本同时施加。在其它实施例中，针对该使能信号及该字线信号可使用独立的时序，其中，该字线信号可迟于该使能信号施加。这有助于进一步改进该些SRAM单元的可写性，因为该些SRAM单元的高电压侧与低电压侧之间的电压差可在施加该使能信号的时间点与施加该字线信号的时间点之间的时间间隔中降低。
[0034]下面参照图2、3、4a及4b描述进一步的实施例。
[0035]图2显示依据一实施例的装置200的示意图，其包括由SRAM单元201a、201b、201c及20 Id构成的阵列220。
[0036]阵列220包括多个行221a、221b，其中，行221a包括SRAM单元20la、201b，行221b包括SRAM单元201c、201d。阵列220进一步包括多个列222a、222b，其中，SRAM单元201a、201c设于列222a中，SRAM单元201b、201d设于列222b中。因此，各SRAM单元201a至201d位于阵列220的一行与阵列220的一列中。
[0037]装置200不必包括四个SRAM单元，如图2所示。在实施例中，可设置更多数量的SRAM单元，且阵列220可包括两个以上的行以及两个以上的列。
[0038]装置200包括多个字线204a、204b，其中，各字线与阵列220的行221a、221b的其中一者关联。尤其，字线204a与行221a关联，字线204b与行221b关联。各SRAM单元201a至201d电性连接与设置该SRAM单元的该行关联的该字线。尤其，SRAM单元201a、201b分别藉由字线连接207a及207b电性连接与行221a关联的字线204a，且SRAM单元201c、201d分别藉由字线207c、207d电性连接与行221b关联的字线204b。
[0039]装置200进一步包括多个高电压电源供应线205a、205b。各高电压电源供应线与阵列220的行221a、221b的其中一者关联。尤其，高电压电源供应线205a与行221a关联，高电压电源供应线205b与行221b关联。各SRAM单元201a至201d电性连接与设置该SRAM的该行关联的该高电压电源供应线。尤其，SRAM单元201a、201b分别藉由第一电源供应端子208a、208b电性连接高电压电源供应线205a，且SRAM单元201c、201d分别藉由第一电源供应端子208c、208d电性连接高电压电源供应线205b。
[0040]装置200进一步包括多个低电压电源供应线206a、206b。各低电压电源供应线与行221a、221b的其中一者关联。尤其，低电压电源供应线206a与行221a关联，低电压电源供应线206b与行221b关联。
[0041]各SRAM单元201a至201d电性连接与设置该SRAM单元的该行关联的低电压电源供应线206a、206b的其中一者。尤其，SRAM单元201a、201b分别藉由第二电源供应端子209a及209b电性连接与行221a关联的低电压电源供应线206a，且SRAM单元201c、201d分别藉由第二电源供应端子209c及209d电性连接低电压电源供应线206b。
[0042]装置200进一步包括多个位线202a、202b以及多个逆位线203a、203b，各位线与各逆位线与阵列220的列222a、222b的其中一者关联。尤其，位线202a及逆位线203a与列222a关联，位线202b及逆位线203b与列222b关联。各SRAM单元201a至201d电性连接与设置该SRAM单元的该列关联的位线以及与设置该SRAM单元的该列关联的该些逆位线的其中一者。尤其，SRAM单元201a及201c分别藉由位线端子211a及211c电性连接与列222a关联的位线202a，且分别藉由逆位线端子210a及210c电性连接逆位线203a。SRAM单元201b及201d分别藉由位线端子211b及211d电性连接位线202b，且分别藉由逆位线端子210b及2IOd电性连接逆位线203b。
[0043]装置200进一步包括多个高电压开关装置212a、212b。各高电压开关装置212a、211b电性连接于高电压电源供应线205a、205b的其中一者与电源214的高电压端子215之间。尤其，高电压开关装置212a电性连接于高电压端子215与高电压电源供应线205a之间，高电压开关装置212b电性连接于高电压端子215与高电压电源供应线205b之间。因此，与阵列220的各行221a、221b关联一高电压开关装置。在实施例中，高电压开关装置212a、212b可为P沟道场效应晶体管。
[0044]装置200进一步包括多个低电压开关装置213a、213b，在实施例中，其可为η沟道场效应晶体管。各低电压开关装置213a、213b电性连接于电源供应214的低电压端子216与低电压电源供应线206a、206b的其中一者之间。尤其，低电压开关装置213a电性连接于低电压端子216与低电压电源供应线206a之间，低电压开关装置213b电性连接于低电压端子216与低电压电源供应线206b之间。因此，各该低电压开关装置与阵列220的行221a、221b的其中一者关联。
[0045]其它的高电压开关装置及低电压开关装置可与图2未显示的阵列220的其它行关联。
[0046]装置200进一步包括控制电路217，其电性连接字线204a、204b，位线202a、202b以及逆位线203a、203b，并用以控制施加至这些组件的电压。而且，该控制电路电性连接高电压开关装置212a、212b以及低电压开关装置213a、213b，以使高电压开关装置212a、212b及低电压开关装置213a、213b在导电的开启状态与基本不导电的关闭状态之间切换。因此，藉由操作高电压开关装置212a、212b，控制电路217可用以连接及断开高电压电源供应线205a、205b与电源供应214的高电压端子215之间的电性连接，其中，藉由操作各该高电压开关装置可独立电性断开各高电压电源供应线205a、205b与高电压端子215。
[0047]类似地，控制电路217可用以操作低电压开关装置213a、213b，以连接及断开低电压电源供应线206a、206b与电源供应214的低电压端子216之间的电性连接，其中，藉由操作各该低电压开关装置可独立电性断开各低电压电源供应线206a、206b与低电压端子216。
[0048]在高电压开关装置212a、212b包括P沟道场效应晶体管且低电压开关装置213a、213b包括η沟道场效应晶体管的实施例中，控制电路217可连接开关装置212a、212b、213a、213b的栅极电极。藉由增加施加于栅极电极的电压，例如藉由将施加于栅极电极的电压自电源214提供的低电压切换至电源214提供的高电压，可将高电压开关装置212a、212b自开启状态切换至关闭状态。藉由降低施加于栅极电极的电压，例如藉由自电源供应214提供的高电压切换至该电源供应提供的低电压，可将低电压开关装置213a、213b的η沟道晶体管自开启状态切换至关闭状态。
[0049]控制电路217可包括写入控制电路218以及读取控制电路219，如图2所示。在实施例中，控制电路217的一些组件可在读取控制电路219与写入控制电路218以及可选择地在该控制电路的其它组件之间共享。
[0050]在实施例中，由电源供应214提供的高电压可在约0.5V至约2.0V的范围内，由电源供应214提供的低电压可为约0V。在一些实施例中，例如，依据温度和/或功率节约要求，可使电压电平(voltage level)适应操作的模式。参照图3描述依据一实施例的SRAM单元201a的配置。
[0051]SRAM单元201a具有高电压电源供应端子208a以及低电压电源供应端子209a。
[0052]SRAM单元201a进一步包括第一反相器307以及第二反相器308。在反相器307、308的高电压侧上设置高电压电源供应端子208a，在反相器307、308的低电压侧上设置低电压电源供应端子209a。
[0053]在实施例中，以两独立导电特征的形式，例如集成电路中的导电线的形式设置高电压电源供应端子208a，如图3所示，其中，一导电特征连接第一反相器307与高电压电源供应线205a，另一导电特征连接第二反相器308与高电压电源供应线205a。
[0054]类似地，在实施例中，以两独立导电特征的形式，例如集成电路中的导电线的形式设置低电压电源供应端子209a，其连接反相器307、308的低电压侧与低电压电源供应线206ao[0055]在其它实施例中，可以单个导电特征的形式设置高电压电源供应端子208a和/或以单个导电特征的形式设置低电压供应端子209a。
[0056]第一反相器307包括上拉晶体管315 (可为p沟道场效应晶体管)以及下拉晶体管371 (可为η沟道场效应晶体管)。第一反相器307包括输出311。通栅晶体管309电性连接于逆位线端子210a与第一反相器307的输出311之间。通栅晶体管309的栅极电性连接字线连接207a。
[0057]类似地，第二反相器308具有输出312、输入314、上拉晶体管316以及下拉晶体管318。通栅晶体管310电性连接于输出312与位线端子211a之间，通栅晶体管310的栅极电极电性连接字线连接207a。
[0058]类似电源供应端子208a、209a，字线连接207a可包括两独立导电特征以提供通栅晶体管309、310的栅极电极与字线204a之间的电性连接，或者，字线连接207a可以单个导电特征的形式设置。
[0059]第一反相器307的输出311电性连接第二反相器308的输入314，且第二反相器308的输出312电性连接第一反相器307的输入313。
[0060]SRAM单元201a由六个晶体管构成(两个上拉晶体管315、316，两个下拉晶体管317,318以及两个通栅晶体管309、310)。因此，SRAM单元201a为六晶体管SRAM单元。
[0061]SRAM单元201a的其它特征可对应上面参照图1所述的SRAM单元101的那些特征。
[0062]SRAM单元201b、201c、201d以及装置200的可选择的其它SRAM单元可具有与SRAM单元201a的配置对应的配置。
[0063]下面参照图4a描述依据一实施例的装置200的操作。
[0064]图4a显示向SRAM单元写入数据时施加于装置200中的信号图。第一坐标轴401表不时间，第二坐标轴402表不信号的电压。为简化目的，在图4a中，将表不信号的电压的曲线沿垂直方向移动，以便在该些曲线之间不存在重迭。图4a中显示的各信号可具有与电源214所提供的低电压基本相等的电压或与电源214所提供的高电压基本相等的电压，并可选择在低电压与高电压之间切换。
[0065]因此，在图4a中，信号的上升沿表示自低电压向高电压转换，下降沿表示自高电压向低电压转换。
[0066]图4a显示一实施例，其中，向SRAM单元阵列220的行221a中的SRAM单元201a、201b写入数据。
[0067]在时间点403与时间点406之间的时间间隔期间，在位线202a上施加数据信号407，并在位线202b上施加数据信号409。信号407、409对应将要写入SRAM单元201a、201b的数据。
[0068]在图4a中显示一种情况，其中，在该写入过程中要获得的SRAM单元201a的状态为SRAM单元201a的第二反相器的输出(电性连接位线202a)处于高电压的状态，且要获得的SRAM单元201b的状态为SRAM单元201b的第二反相器的输出(电性连接位线202b)处于低电压的状态。
[0069]在时间点403之前以及时间点406之后，位线202a、202b可处于高电压。在时间点403、406之间的时间间隔中施加于位线202a、202b的电压对应该写入过程之后获得的SRAM单元201a、201b的第二反相器的输出的电压。因此，在图4a所示的示例中，数据信号407保持于高电压，且在该时间间隔期间使数据信号409自高电压切换至低电压。
[0070]如在向SRAM单元201a写入数据后获得的SRAM单元201a的状态为SRAM单元201a的第二反相器的输出处于低电压的状态，则在时间点403与时间点406之间的时间间隔期间应将位线202a切换至低电压，并且如写入过程之后获得的SRAM单元201b的状态为SRAM单元201b的第二反相器的输出处于高电压的状态，则在该时间间隔期间应使位线202b保持于高电压。
[0071]在从时间点403至时间点406的时间间隔期间，可向逆位线203a施加逆数据信号408，并向逆位线203b施加逆数据信号410。逆数据信号408与数据信号407相反，其中，如数据信号407为高，则逆数据信号408为低；如数据信号407为低，则逆数据信号408为高。逆数据信号410与数据信号409相反，其中，如数据信号409为高，则逆数据信号410为低；如数据信号409为低，则逆数据信号410为高。在时间点403之前以及时间点406之后，逆位线203a、203b可保持于高电压。
[0072]在从时间点403至时间点406的时间间隔期间，可向连接图2中未显示的阵列220的行221a中的SRAM单元201a、201b以外的SRAM单元的位线及逆位线施加其它数据信号及逆数据信号，以向行221a中的全部SRAM单元写入数据。
[0073]在处于时间点403之后并在时间点406之前的时间点404，可向低电压开关装置213a施加使能信号412，以电性断开低电压电源供应线206a与电源供应214的低电压端子216。在低电压开关装置213a包括η沟道场效应晶体管的实施例中，藉由将施加于该η沟道场效应晶体管的栅极电极的电压自高电压切换至低电压而可施加使能信号412。
[0074]在基本同一时间点404，可向高电压开关装置212a施加逆使能信号413，以电性断开高电压电源供应线205a与电源供应214的高电压端子215。在高电压开关装置212a包括P沟道场效应晶体管的实施例中，藉由将施加于该P沟道场效应晶体管的栅极电极的电压自低电压切换至高电压而可施加逆使能信号413。
[0075]藉由向低电压开关装置213a施加使能信号412以及向高电压开关装置212a施加逆使能信号413，高电压电源供应线205a及低电压电源供应线206a与电源214电性断开。由于行221a中SRAM单元20la、20Ib的高电压电源供应端子208a、208b经由高电压电源供应线205a电性连接电源214，因此，高电压电源供应端子208a、208b与电源214电性断开。类似地，SRAM单元201a、201b的低电压电源供应端子209a、209b与电源214电性断开。
[0076]可向与设置SRAM单元201a、201b的阵列220的行221a关联的字线204a施加字线信号411。这可藉由将字线204a的电压自低切换至高而执行。在实施例中，可在电性断开高电压电源供应线205a及低电压电源供应线206a与电源214的同一时间404施加字线信号411。
[0077]藉由向字线204a施加字线信号411，SRAM单元201a、201b的通栅晶体管被切换至导电开启状态，从而将施加于电性连接行221a中各SRAM单元的各位线的电压施加于该SRAM单元的反相器的其中一者的输入，并将施加于电性连接各SRAM单元的各逆位线的电压施加于另一反相器的输入。
[0078]尤其，藉由施加字线信号411，施加于位线202a的电压被施加于SRAM单元201a的第一反相器307的输入313,且施加于逆位线203a的电压被施加于SRAM单兀201a的第二反相器308的输入314。而且，由图3的电路图可看出，位线202a的电压被施加于第二反相器308的输出312,且逆位线303a的电压被施加于第一反相器307的输出311。
[0079]由于施加使能信号412及逆使能信号413使SRAM单元201a、201b与电源214电性断开，因此当施加字线信号411时，在SRAM单元201a、201b的反相器的输入及输出与装置200的电源214之间基本无电性连接。因此，施加于位线202a、202b及逆位线203a、203b的电压无需克服经由上拉晶体管及下拉晶体管施加于反相器的输入及输出的电源214的电压。
[0080]因此，与上面参照图1所述的装置相比，可改进装置200的可写性。与在各SRAM单元中设置六个以上晶体管的现有技术的提议相比，在各SRAM单元201a至201d为六晶体管SRAM单元的本发明实施例中可获得改进的可写性，如上参照图2及图3所述。
[0081]不过，SRAM单元的结构不限于上面参照图2及图3所述的六晶体管配置。在其它实施例中，可采用SRAM单元的不同配置，其可选择包括六个以上晶体管。
[0082]关于上述高电压开关装置212a、212b以及低电压开关装置213a、213b，在实施例中，可针对SRAM单元的阵列220的各行221a、221b设置单个高电压开关装置以及单个低电压开关装置，且各行221a、221b可包括较大数量的个别SRAM单元。因此，高电压开关装置212a、212b以及低电压开关装置213a、213b基本不增加装置200所占用的基板的面积，或仅较低程度地增加装置200的面积。
[0083]在迟于时间点404并早于时间点406的时间点405，使能信号412及逆使能信号413不再施加于高电压开关装置212a及低电压开关装置213a，相反，可操作高电压开关装置212a及电压开关装置213a以电性连接高电压电源供应线205a与电源214的高电压端子215以及电性连接低电压电源供应线206a与电源214的低电压端子216。在高电压开关装置212a包括P沟道场效应晶体管以及低电压开关装置213a包括η沟道场效应晶体管的实施例中，这可藉由向该η沟道场效应晶体管施加高电压并向该P沟道晶体管施加低电压执行。
[0084]另外，字线信号411不再施加于字线204a，以使阵列220的行221a中的SRAM单元201a、201b的通栅晶体管电性断开该些SRAM单元的反相器的输入及输出与位线202a、202b及逆位线203a。这样，SRAM单元20la、20Ib被切换至待机模式，其中，SRAM单元20la、20Ib保持写入过程期间对其设置的状态。
[0085]图4b显示依据一实施例在向装置200中的SRAM单元写入数据的方法中施加的信号图。
[0086]不同于图4a的实施例，在图4b的实施例中，在迟于施加使能信号412及逆使能信号413的时间点404的时间点414施加字线信号(由图4b中的附图标记416表不)。而且，可施加字线信号416直至时间点415,其位于不再施加使能信号412及逆信号413的时间点405与不再施加数据信号及逆数据信号的时间点406之间。因此，在图4b的实施例中，一方面施加使能信号412及逆使能信号413与另一方面施加字线信号416基本不同时执行。
[0087]图4b的实施例的其它特征可对应上面参照图4a所述的实施例。
[0088]由于高电压电源供应线205a及低电压电源供应线206a的电容，SRAM单元201a、201b的高电源供应端子208a、208b处的电压可能需要一些时间以将电压降至基本低于电源供应214所提供的高电压。在迟于施加使能信号412及逆使能信号413的时间点404的时间点414施加字线信号416可有助于确保在高电压电源供应端子208a、208b及低电压电源供应端子209a、209b之间的电压差已降至足够的程度的时间点施加字线信号416。这有助于进一步改进该些SRAM单元的可写性。
[0089]在实施例中，时间点404与时间点415之间的时间间隔可具有依据装置200的时钟速度选择的持续时间，该时钟速度可在约IMHz至约IOGHz的范围内。
[0090]施加较使能信号412及逆使能信号413长的字线信号416直至时间点415可有助于确保在时间点415，当SRAM单元201a、201b电性连接电源供应214时SRAM单元201a、201b处于其理想的状态。可能发生的状况是，当在关闭字线信号416的同时使SRAM单元201a、201b电性连接电源214时，SRAM单元201a、201b的状态受漏电流影响，且泄漏快于向SRAM单元201a、201b的反相器供电。尽管其可能性较低，但保持字线信号416较长可消除该问题。
[0091]在上面参照图4a所述的方法中以及上面参照图4b所述的方法中，藉由向关联各行的低电压开关装置施加使能信号412，向关联各行的高电压开关装置施加逆使能信号，以及向与阵列220的各行关联的字线施加字线信号411或416，可向行221a以外的SRAM单元阵列220的其它行中的SRAM单元写入数据。
[0092]控制电路217可用以执行向装置200中的SRAM单元写入数据的上述方法。尤其，写入控制电路218可用以施加该些数据信号、逆数据信号、使能信号、逆使能信号以及字线信号。
[0093]为自装置200的SRAM单元201a至20Id的其中一个或多个读取数据，可对连接该SRAM单元的位线及逆位线预充电至高电压。例如，为自SRAM单元201a读取数据，可对位线202a及逆位线203a预充电至高电压。
[0094]接着，可使位线202a及逆位线203a电性浮动，并向字线204a施加与上面参照图4a所述的字线信号411类似的字线信号。这样，将通栅晶体管309、310切换至导电开启状态，以使位线202a电性连接第二反相器308的输出312以及逆位线203a电性连接第一反相器307的输出311。这导致位线202a与逆位线203a之间的电压差，其取决于SRAM单元201a的状态。该电压差可由控制电路217中的感测放大器(未图示)感测，以确定SRAM单元201a的状态。
[0095]为读取装置200中另一 SRAM单元的状态，可执行类似的步骤，其中使用连接该SRAM单元的位线、逆位线以及字线。在实施例中，可同时读取阵列220的行221a、221b的其中一者中的全部SRAM单元。
[0096]在实施例中，在读取操作期间不操作高电压开关装置212a、212b以及低电压开关装置213a、213b，以使要自其读取数据的SRAM单元保持电性连接电源214。
[0097]自装置200的SRAM单元201a至201d读取数据的方法的其它特征可对应上面参照图1所述的自装置100读取数据的方法的特征。
[0098]读取控制电路219可用以执行读取数据的上述方法。
[0099]在实施例中，可优化装置200的SRAM单元201a至201d的稳定性。如上面所述，与例如上面参照图1所述的装置相比，装置200可具有改进的可写性。相应地，在上面参照图1所述的写入操作中起关键作用的Y比(处于开启状态的通栅晶体管309、310的电导率与处于开启状态的上拉晶体管315、316的电导率之比)在装置200中不再关键，或者至少不太关键。因此，SRAM单元201a至201d可具有较高的β比(处于开启状态的下拉晶体管317、318的电导率与处于开启状态的通栅晶体管309、310的电导率之比)，其可有助于增加SRAM单元201a至201d相对读取干扰的稳定性。而且，可自由优化SRAM单元201a至201d的αt匕(处于开启状态的上拉晶体管315、316的电导率与处于开启状态的下拉晶体管317、318的电导率之比)，以获得理想的信号噪声比容限(signal to noise margin)。晶体管201a至201d的电导率可藉由调整该些晶体管的沟道区的宽度而调整。
[0100]本发明不限于向SRAM单元写入数据时使高电压电源供应线及低电压电源供应线都与电源214电性断开的实施例。在其它实施例中，可省略低电压开关装置213a、213b并且当向SRAM单元写入数据时，低电压电源供应线206a、206b可保持电性连接电源供应214的低电压端子216。在此类实施例中，当向SRAM单元写入数据时，高电压开关装置212a、212b可用于电性断开高电压电源供应线205a、205b与电源214的高电压端子215。
[0101]在进一步的实施例中，可省略高电压开关装置212a、212b，并且当向SRAM单元写入数据时，高电压电源供应线205a、205b可保持电性连接电源供应214的高电压端子215。在此类实施例中，当向SRAM单元写入数据时，低电压开关装置213a、213b可用于电性断开低电压电源供应线206a、206b与电源214的低电压端子216。
[0102]而且，本发明不限于上面参照图4a及4b所述操作装置200的实施例。在其它实施例中，在施加使能信号412及逆使能信号413之前可施加字线信号416，施加使能信号412及逆使能信号413长于字线信号416。在进一步的实施例中，在施加使能信号412及逆使能信号413之前可施加字线信号416，施加字线信号416长于使能信号412及逆使能信号413。在进一步的实施例中，在施加使能信号412及逆使能信号413之后可施加字线信号416，施加使能信号412及逆使能信号413长于字线信号416。
[0103]在阅读本说明后，本发明的进一步修改及变更对于本领域的技术人员将变得更加清楚。因此，本说明仅为说明性质，目的在于教导本领域的技术人员执行本发明所揭露的原理的一般方式。应当理解，这里显示并描述的形式将被视为当前的优选实施例。
【权利要求】
1.一种方法，包括: 向一个或多个静态随机访问存储器(SRAM)单元写入数据，其中，向该一个或多个SRAM单元写入数据包括向电性连接该一个或多个SRAM存储器单元的至少一位线施加数据信号，电性断开各该一个或多个SRAM单元的第一电源供应端子及第二电源供应端子的至少其中一者与电源供应，以及向电性连接该一个或多个SRAM单元的字线施加字线信号；以及 接着，电性连接各该一个或多个SRAM单元的该第一电源供应端子及该第二电源供应端子的该至少其中一者与该电源。
2.如权利要求1所述的方法，其中，电性断开各该一个或多个SRAM单兀的该第一电源供应端子及该第二电源供应端子的该至少其中一者与该电源供应以及向该字线施加该字线信号基本同时执行。
3.如权利要求2所述的方法，其中，向该字线提供该字线信号至少直至各该一个或多个SRAM单元的该第一电源供应端子及该第二电源供应端子的该至少其中一者电性连接该电源。
4.如权利要求1所述的方法，其中，在电性断开各该一个或多个SRAM单元的该第一电源供应端子及该第二电源供应端子的该至少其中一者与该电源供应后向该字线施加该字线信号。
5.如权利要求4所述的方法，其中，向该字线提供该字线信号持续一时间间隔，以及其中，在该时间间隔结束前电性连接各该一个或多个SRAM单元的该第一电源供应端子及该第二电源供应端子的该至少其中一者与该电源。
6.如权利要求1所述的方法，其中，在电性断开各该一个或多个SRAM单元的该第一电源供应端子及该第二电源供应端子的该至少其中一者与该电源供应之前向该至少一位线施加该数据信号。
7.如权利要求6所述的方法，其中，向该至少一位线提供该数据信号至少直至各该一个或多个SRAM单元的该第一电源供应端子及该第二电源供应端子的该至少其中一者电性连接该电源。
8.如权利要求1所述的方法，其中，向该一个或多个SRAM单元写入数据包括: 向电性连接该一个或多个SRAM单元的至少一逆位线施加逆数据信号，该数据信号及该逆数据信号基本同时施加。
9.如权利要求8所述的方法，进一步包括自该一个或多个SRAM单元读取数据，其中，自该一个或多个SRAM单元读取数据包括: 对该至少一位线及该至少一逆位线预充电； 向电性连接该一个或多个SRAM单元的该字线施加字线信号；以及 针对各该一个或多个SRAM单元，感测电性连接该SRAM单元的该至少一位线的其中一者与电性连接该SRAM单元的该至少一逆位线的其中一者之间的电压差； 其中，在读取该数据时，各该一个或多个SRAM单元的该第一电源供应端子以及该第二电源供应端子保持电性连接该电源。
10.如权利要求1所述的方法，其中，各SRAM单元为六晶体管SRAM单元。
11.一种装置，包括: 多个位线；多个字线； 多个静态随机访问存储器(SRAM)单元，各SRAM单元电性连接该些位线的其中一者以及该些字线的其中一者，各SRAM单元具有第一电源供应端子以及第二电源供应端子； 多个第一开关装置，各第一开关装置电性连接于该些SRAM单元的至少其中一者的该第一电源供应端子与电源之间；以及 数据写入电路，用以向电性连接该些SRAM单元的该至少其中一者的各位线施加数据信号，操作该些第一开关装置的至少其中一者以电性断开该多个SRAM单元的至少其中一者的该第一电源供应端子与该电源，以及向电性连接该些SRAM单元的该至少其中一者的字线施加字线信号。
12.如权利要求11所述的装置，进一步包括: 多个第二开关装置，其中，各第二开关装置电性连接于该些SRAM单元的该至少其中一者的该第二电源供应端子与该电源之间。
13.如权利要求11所述的装置，其中，该多个SRAM单元包括SRAM单元阵列，该SRAM单元阵列包括多个行，各行包括两个或更多SRAM单元，各字线与该些行的其中一者关联，各SRAM单元电性连接与设置该SRAM单元的该行关联的该字线。
14.如权利要求13所述的装置，进一步包括多个高电压电源供应线，各高电压电源供应线与该些行的其中一者关联，各SRAM单元的该第一电源供应端子电性连接与设置该SRAM单元的该行关联的该高电压电源供应线，各该第一开关装置电性连接于该些高电压电源供应线的其中一者与该电源之间。
15.如权利要求14 所述的装置，其中，该些SRAM单元的该些第一电源供应端子为高电压端子，以及其中，各该第一开关装置包括P沟道场效应晶体管。
16.如权利要求14所述的装置，进一步包括多个低电压电源供应线，各低电压电源供应线与该些行的其中一者关联，各SRAM单元的该第二电源供应端子电性连接与设置该SRAM单元的该行关联的该低电压电源供应线，该装置进一步包括多个第二开关装置，各该第二开关装置电性连接于该些低电压电源供应线的其中一者与该电源之间。
17.如权利要求16所述的装置，其中，该些SRAM单元的该些第二电源供应端子为低电压端子，以及其中，各该第二开关装置包括η沟道场效应晶体管。
18.如权利要求11所述的装置，进一步包括多个逆位线，各SRAM单元电性连接该些逆位线的其中一者，其中，该数据写入电路用以向电性连接该些SRAM单元的该至少其中一者的各逆位线施加逆数据信号，其中，该数据信号及该逆数据信号基本同时施加。
19.如权利要求18所述的装置，进一步包括读取电路，用以对电性连接该多个SRAM单元的至少其中一者的该位线及该逆位线预充电，向电性连接该多个SRAM单元的该至少其中一者的字线施加字线信号，以及针对该多个SRAM单元的各该至少其中一者感测该位线与该逆位线之间的电压差，其中，该多个SRAM单元的各该至少其中一者的该第一电源供应端子以及该第二电源供应端子保持电性连接该电源。
20.如权利要求11所述的装置，其中，各SRAM单元为六晶体管SRAM单元。
【文档编号】G11C11/413GK103594111SQ201310358972
【公开日】2014年2月19日 申请日期:2013年8月16日 优先权日:2012年8月17日
【发明者】M·奥托, N·陈 申请人:格罗方德半导体公司