半导体存储器件及用于控制半导体存储器件的方法

半导体存储器件及用于控制半导体存储器件的方法
【专利摘要】本发明公开了一种半导体存储器件及用于控制半导体存储器件的方法。半导体存储器件（10）包括字线（WL0、WL1）、与所述字线交叉的位线对（B00、xB00、B11、xB11）以及设置在所述字线与所述位线对交叉处的存储单元（C000至C111）。与所述字线之一对应地设置的字线驱动器（21）输出第一电压（VD1）或第二电压（VDD）。电势检测电路（BD00）与至少一个位线对对应地被设置以检测所述位线对处的电势并且生成检测信号（DS00）。字线电压调节电路（31）根据来自电势检测电路的检测信号将字线驱动器的输出电压从第一电压改变至第二电压。读出放大器（SA0）对位线对中的所选择用于访问的一个位线对的电势差进行放大。
【专利说明】半导体存储器件及用于控制半导体存储器件的方法
【技术领域】
[0001]本发明涉及一种半导体存储器件以及一种用于控制半导体存储器件的方法。
【背景技术】
[0002]静态随机存取存储器(SRAM)是一种类型的半导体存储器件。SRAM包括存储数据的存储单元。存储单元按照矩阵形式来设置。SRAM包括沿着存储单元的行方向延伸的多个字线和沿着存储单元的列方向延伸的多个位线对。每个存储单元耦接至相应的字线和相应的位线对。
[0003]SRAM响应于地址信号来激活一条字线。该字线的激活将所访问的晶体管接通。SARM还响应于该地址信号选择一个位线对。耦接至接通的访问晶体管和所选择的位线对的存储单元变为访问目标。SRAM对所访问的存储单元执行写操作和读取操作。
[0004]如上所述，沿着行方向排列的存储单元被耦接至相应的一条字线。因此，当一条字线被激活时，耦接至该字线的存储单元的存储节点被耦接至相应的位线对。在耦接至所激活的字线的这些存储单元中，耦接至非选择位线对的存储单元的存储节点处的电势可能被相应的位线对处的电势反转。即，耦接至非选择位线对的存储单元中的存储数据可能被破坏。
[0005]为了避免数据破坏,W02009/041471描述了读出放大器(sense amplifier)至每个位线对的耦接。在该方法中，例如在写操作期间，读出放大器将每个位线对处的电势设置成高电势侧的电源电压和低电势侧的电源电压。然后，写放大器根据输入数据来改变所选择的位线对处的电势。以此方式，使用读出放大器以使得每个位线对处的电势对应于由存储单元保持的电平。这防止了存储单元的数据反转。
[0006]但是在上述方法中，读出放大器被耦接至每个位线对，并且无论何时执行读操作或写操作所有的读出放大器都被驱动。这增加了半导体存储器件的功耗。

【发明内容】

[0007]本公开内容的一个方面是一种包括有多个字线的半导体存储器件。多个位线对与所述字线交叉。对应于所述字线和所述位线对交叉的位置来设置多个存储单元。字线驱动器是对应于所述字线之一来布置的。所述字线驱动器输出第一电压或输出高于所述第一电压的第二电压。电势检测电路对应于至少一个所述位线对来布置。所述电势检测电路检测所述至少一个位线对处的电势并且生成检测信号。字线电压调节电路根据来自所述电势检测电路的检测信号将所述字线驱动器的输出电压从所述第一电压改变至所述第二电压。读出放大器对所述位线对中的所选择用于访问的一个位线对的电势差进行放大。
[0008]根据以上方面，减小了存储单元中的数据破坏。
【专利附图】

【附图说明】
[0009]通过参考以下目前优选的实施方式及附图的描述可以最佳地理解实施方式及其目标和优点，其中:
[0010]图1是第一实施方式中的半导体存储器件的框图；
[0011]图2是第一实施方式中的半导体存储器件的部分电路图；
[0012]图3是示出了第一实施方式中的半导体存储器件的操作的波形图；
[0013]图4是示出了第一实施方式中的半导体存储器件的操作的波形图；
[0014]图5是第二实施方式中的半导体存储器件的部分电路图；
[0015]图6是示出了第二实施方式中的半导体存储器件的操作的波形图；
[0016]图7是示出了第二实施方式中的半导体存储器件的操作的波形图；
[0017]图8是第三实施方式中的半导体存储器件的框图；
[0018]图9是第三实施方式中的半导体存储器件的部分电路图；
[0019]图10是示出了第三实施方式中的半导体存储器件的操作的波形图；
[0020]图11是示出了第三实施方式中的半导体存储器件的操作的波形图；
[0021]图12是第四实施方式中的半导体存储器件的部分电路图；
[0022]图13是示出了第四实施方式中的半导体存储器件的操作的波形图；以及
[0023]图14是示出了第四实施方式中的半导体存储器件的操作的波形图。
【具体实施方式】
[0024]现将参考图1至图4描述第一实施方式。
[0025]如图1所示，半导体存储器件10基于写使能信号WE、时钟信号CLK、行地址信号RA和列地址信号CA来对选择作为访问对象的存储单元执行写操作和读操作。
[0026]写使能信号WE和时钟信号CLK被提供给内部控制信号生成电路11，并且行地址信号RA和列地址信号CA被提供给第一解码器12。时钟信号CLK是给定周期的脉冲信号。当将数据写入半导体存储器件10时写使能信号WE被激活。内部控制信号生成电路11基于写使能信号WE和时钟信号CLK生成解码器控制信号DEC、写放大器控制信号WAE和读出放大器控制信号SAE。
[0027]例如，第一解码器12包括选择多个块之一的预行解码器和选择所选块的位线对的列解码器。由于上述块具有相同的配置，所以在图1中仅示出一个块。预行编码器基于包含在行地址信号RA中的行地址的一个或多个位(例如，行地址的一个高阶位)来生成块选择信号BSL。列解码器解码列地址信号CA以生成列选择信号CSL。
[0028]一个块包括第二解码器13、多个(在图1中为两个)字线驱动器21和22、多个(在图1中为两个)存储阵列MAO和MAl以及字线电压调节电路31。
[0029]在该示例中第二解码器13是主行解码器。第二解码器13根据块选择信号BSL来操作并且根据行地址信号RA输出多个(在图1中为两个)字线控制信号WCO和WC1。字线控制信号的数量是根据设置在存储阵列MAO和MAl中的存储单元的数量来设置的。
[0030]字线驱动器21响应于字线控制信号WCO来驱动字线WL0。字线驱动器21基于由字线电压调节电路31提供的电平调节信号WLC来调节字线WLO的电势(电平)。类似地，字线驱动器22响应于字线控制信号WCl驱动字线WL1。字线驱动器22基于由字线电压调节电路31提供的电平调节信号WLC来调节字线WLl的电势(电平)。
[0031]存储阵列MAO包括按照矩阵形式排列的多个(在图1中为4个)存储单元(存储器单元)COOO, C010、COOl和C011。沿着行方向排列的存储单元C000和COOl被耦接至字线WLO0类似地，沿着行方向排列的存储单元COlO和COll被耦接至字线WL1。沿着列方向排列的存储单元C000和COlO被耦接至位线对BOO和XBOO (位线B00和反转位线xB00)。类似地，沿着列方向排列的存储单元C001和COll被耦接至位线对BOl和XBOl (位线BOl和反转位线xBOl)。
[0032]位线对B00和xBOO以及位线对BOl和xBOl被耦接至列选择器CS0。列选择器CSO根据第一解码器器12所输出的列选择信号CSL来选择一个位线对。所选择的位线对被耦接至写放大器WAO和读出放大器SA0。写放大器WAO响应于写放大器控制信号WAE来操作并且根据输入数据DIO来驱动该位线对。例如，写放大器WAO根据输入数据DIO “O”将位线B00设置成L电平(低电势侧的电源电压，在本示例中为低电势电压VSS)，并且将反转位线xBOO设置成H电平(高电势侧的电源电压，在本示例中为高电势电压VDD)。读出放大器SAO响应于读出放大器控制信号SAE来操作，并且输出与当前耦接至读出放大器SAO的位线对处的电势相应的输出数据D00。例如，读出放大器SAO基于L电平的位线B00和H电平的反转位线xBOO来输出输出数据D00 “O”。
[0033]位线对B00和xBOO被耦接至位线电势检测电路BD00，并且位线对BOl和xBOl被耦接至位线电势检测电路BDOl。位线电势检测电路BD00耦接在位线B00与反转位线xBOO之间。位线电势检测电路BD00检测位线B00处的电势和反转位线xBOO处的电势并且输出具有与检测结果对应的电平的检测信号DS00。例如，位线电势检测电路BD00在位线B00与反转位线xBOO之间的电势差小于给定值时输出第一电平(例如，L电平)的检测信号DS00，并且在该电势差大于或等于该给定值时输出第二电平(例如，H电平)的检测信号DS00。在该情况下，与位线对B00和xBOO的电势差进行比较的该给定值被设置成位线对的不反转存储单元(在该情况下为存储单元C000和CO 10)的存储电平的足够电势差，例如被设置成电源电压(高电势电压VDD与低电势电压VSS之间的电势差)的一半。类似地，位线电势检测电路BDOl被耦接在位线BOl与反转位线xBOl之间并且输出具有与位线BOl与反转位线xBOI之间的电势差对应的电平的检测信号DSOl。
[0034]例如，位线对B00和xBOO被预充电至给定的电势(例如，H电平)。位线对B00和xBOO中的一个位线的电势被从该给定的电势转变至与输入数据DIO或存储单元C000和C010中的存储数据(保持电平)对应的电势。位线电势检测电路BD00在例如位线对B00和xBOO都具有H电平时输出L电平的检测信号DS00，并且在位线对B00和xBOO的电势差变得大于或等于该给定值时输出H电平的检测信号DS00。类似地，位线电势检测电路BDOl在例如位线对BOl和xBOl两者都具有H电平时输出L电平的检测信号DS01，并且在位线对BOl和xBOl的电势差变得大于或等于该给定值时输出H电平的检测信号DSOl。
[0035]以与存储阵列MAO类似的方式，存储阵列MAl包括按照矩阵形式排列的多个(在图1中4个)存储单元C100、Clio、ClOl和C111。沿着行方向排列的存储单元C100和ClOl被耦接至字线WL0。类似地，沿着行方向排列的存储单元CllO和Clll被耦接至字线WL1。沿着列方向排列的存储单元ClOO和CllO被耦接至位线对BlO和XBlO (位线BlO和反转位线χΒΙΟ)。类似地，沿着列方向排列的存储单元ClOl和Clll被耦接至位线对Bll和xBll(位线Bll和反转位线xBll)。
[0036]位线对BlO和χΒΙΟ以及位线对BI I和xBl I被耦接至列选择器CSl。列选择器CSl根据由第一解码器12输出的列选择信号CSL来选择一个位线对。所选择的位线对被耦接至写放大器WAl和读出放大器SA1。写放大器WAl响应于写放大器控制信号WAE来操作，并且根据输入数据DIl来驱动位线对。例如，写放大器WAl根据输入数据DIl “O”将位线BlO设置成L电平(在本示例中为低电势电压VSS)并且将反转位线χΒΙΟ设置成H电平(在本示例中为高电势电压VDD)。读出放大器SAl响应于读出放大器控制信号SAE来操作，并且输出与当前耦接至读出放大器SAl的位线对处的电势对应的输出数据D01。例如，读出放大器SAl基于L电平的位线BlO和H电平的反转位线χΒΙΟ来输出为“O”的输出数据D01。
[0037]位线对BlO和χΒΙΟ被耦接至位线电势检测电路BD10，并且位线对BI I和xBll被耦接至位线电势检测电路BDl I。位线电势检测电路BDlO被耦接在位线BlO与反转位线χΒΙΟ之间。位线电势检测电路BDlO检测位线BlO处的电势以及反转位线χΒΙΟ处的电势，并且输出具有与该检测结果对应的电平的检测信号DS10。例如，位线电势检测电路BDlO在位线BlO与反转位线χΒΙΟ之间的电势差小于给定值时输出第一电平(例如，L电平)的检测信号DS10，并且在该电势大于或等于该给定值时输出第二电平(例如，H电平)的检测信号DS10。在该情况下，与位线对BlO和χΒΙΟ的电势差比较的该给定值被设置成位线对的不反转存储单元(在该情况下为存储单元C100和C110)的存储电平的电势差，例如被设置为电源电压(高电势电压VDD与低电势电压VSS的电势差)的一半。类似地，位线电势检测电路BDll被耦接在位线Bll与反转位线xB11之间并且输出具有与位线Bll和反转位线xB11的电势差对应的电平的检测信号DSlI。
[0038]例如，位线电势检测电路BDlO在例如位线对BlO和χΒΙΟ两者都具有H电平时输出L电平的检测信号DS10，并且在例如位线BlO和χΒΙΟ的电势差变得大于或等于给定值时输出H电平的检测信号DS10。类似地，位线电势检测电路BDll在例如位线对Bll和xBll两者都具有H电平时输出L电平的检测信号DSll并且在位线对Bll和xBl I的电势差变得大于或等于给定值时输出H电平的检测信号DSlI。
[0039]字线电压调节电路31基于位线电势检测电路BD00、BDOl、BDlO和BDlI的检测信号DS00、DS01、DS10和DSll来输出电平调节信号WLC。例如，字线电压调节电路31在检测信号DS00、DS01、DS10和DSll中的至少一个检测信号具有L电平时输出L电平的电平调节信号WLC。字线电压调节电路31在检测信号DS00、DSOl、DSlO和DSll具有H电平时输出H电平的电平调节信号WLC。
[0040]字线驱动器21响应于H电平的电平调节信号WLC将高电势侧的电源电压(在本示例中为高电势电压VDD)提供给字线WLO。字线驱动器21响应于L电平的电平调节信号WLC将比高电势电压VDD小了给定值α的电压VDl (B卩，VDl=VDD-α )提供给字线WLO。类似地，字线驱动器22响应于H电平的电平调节信号WLC将高电势电压VDD提供给字线WLl。字线驱动器22响应于L电平的电平调节信号WLC将电压VDl提供给字线WLl。电压VDl用作第一电压并且电压VDD用作第二电压。
[0041]如图2所示，存储单元C000包括6个晶体管Tl至Τ6。晶体管Tl至Τ4例如是N沟道MOS晶体管，晶体管Τ5和Τ6例如是P沟道MOS晶体管。晶体管Tl和Τ2用作访问晶体管，晶体管Τ3和Τ4用作驱动晶体管，以及晶体管Τ5和Τ6用作负载晶体管。
[0042]晶体管Tl包括耦接至位线Β00的第一端子(例如，源极端子)、耦接至晶体管Τ3的漏极端子和晶体管Τ5的漏极端子的第二端子(例如，漏极端子)以及耦接至字线WLO的控制端子(栅极端子)。晶体管T2包括耦接至反转位线xBOO的第一端子(例如，源极端子)、耦接至晶体管T4的漏极端子和晶体管T6的漏极端子的第二端子(例如，漏极端子)以及耦接至字线WLO的控制端子(栅极端子)。
[0043]晶体管T3的源极端子被耦接至被提供有低电势电压VSS (例如，0V)的引线(下文简单地将其称为电源线VSS)。晶体管T3的栅极端子被耦接至晶体管T5的栅极端子并且还被耦接至位于晶体管T4的漏极端子与晶体管T6的漏极端子之间的节点N2。晶体管T5的源极端子被耦接至被提供有高电势电压VDD的引线(下文简单地将其称为电源线VDD)。
[0044]晶体管T5的漏极端子与晶体管T3之间的节点NI被耦接至晶体管T4的栅极端子和晶体管T6的栅极端子。晶体管T4的源极端子被耦接至电源线VSS。晶体管T6的源极端子被耦接至电源线VDD。
[0045]以与存储单元C000类似的方式，存储单元C001、COlO和COll包括晶体管Tl至T6。在存储单元COlO中，晶体管Tl的第一端子被耦接至位线B00，晶体管T2的第一端子被耦接至反转位线xBOO并且晶体管Tl和T2的控制端子被耦接至字线WLl。在存储单元COOl中，晶体管Tl的第一端子被耦接至位线B01，晶体管T2的第一端子被耦接至反转位线xBOl并且晶体管Tl和T2的控制端子被耦接至字线WL0。在存储单元COll中，晶体管Tl的第一端子被耦接至位线B01，晶体管T2的第一端子被耦接至反转位线xBOl并且晶体管Tl和T2的控制端子被耦接至字线WLl。
[0046]预充电电路PCO和保护电路PTO被耦接至位线对BOO和xBOO。在图1中省略了预充电电路PCO和保护电路PTO。
[0047]预充电电路PCO包括晶体管Tll至T13。晶体管Tll至T13例如是P沟道MOS晶体管。晶体管Tll包括耦接至位线BOO的第一端子和耦接至反转位线XBOO的第二端子。晶体管T12包括耦接至电源线VDD的源极端子和耦接至位线BOO的漏极端子。晶体管T13包括耦接至电源线VDD的源极端子和耦接至反转位线xBOO的漏极端子。预充电信号PCG被提供给晶体管Tll至T13的控制端子(栅极端子)。
[0048]晶体管Tll至T13响应于H电平的预充电信号PCG而关断并且响应于L电平的预充电信号PCG而接通。接通的晶体管Tll使得位线BOO处的电势变得等于反转位线xBOO处的电势。接通的晶体管T12向位线BOO提供高电势电压VDD。接通的晶体管T13向反转位线xBOO提供高电势电压VDD。因此，预充电电路PCO响应于L电平的预充电信号PCG将位线对B00和xBOO处的电势充电至高电势电压VDD的电平。
[0049]保护电路PTO包括晶体管T21和T22。晶体管T21和T22例如是P沟道MOS晶体管。晶体管T21和T22的源极端子被耦接至电源线VDD。晶体管T21的漏极端子被耦接至位线B00并且晶体管T21的栅极端子被耦接至反转位线xBOO。晶体管T22的漏极端子被耦接至反转位线xBOO，并且晶体管T22的栅极端子被耦接至位线B00。保护电路PTO将位线B00和xBOO中至少一个设置为H电平。因此，保护电路PTO防止位线B00和xBOO两者变为L电平。
[0050]类似地，预充电电路PCl和保护电路PTl被耦接至位线对BOl和xBOl。预充电电路PCl包括晶体管Tll至T13。预充电电路PCl响应于L电平的预充电信号PCG将位线对BOl和xBOl处的电势预充电至高电势电压VDD的电平。保护电路PTl包括晶体管T21和T22。保护电路PTl防止位线BOl和xBO I两者变为L电平。[0051]列选择器CSO包括晶体管T41至T48。晶体管T41至T44例如是P沟道MOS晶体管并且晶体管T45至T48例如是N沟道MOS晶体管。晶体管T41包括耦接至位线BOO的第一端子和耦接至数据总线DBO的第二端子。晶体管T45被并联耦接至晶体管T41以形成列开关。反转列选择信号xCSLO被提供给晶体管T41的栅极端子，并且列选择信号CSLO被提供给晶体管T45的栅极端子。晶体管T42包括耦接至反转位线xBOO的第一端子和耦接至反转数据总线xDBO的第二端子。晶体管T46被并联耦接至晶体管T42以形成列开关。反转列选择信号xCSLO被提供给晶体管T42的栅极端子并且列选择信号CSLO被提供给晶体管T46的栅极端子。
[0052]晶体管T41和T42响应于L电平的反转列选择信号xCSLO而接通并且响应于H电平的反转列选择信号xCSLO而关断。晶体管T45和T46响应于H电平的列选择信号CSLO而接通并且响应于L电平的列选择信号CSLO而关断。接通的晶体管T41和T45将位线BOO耦接至数据总线DBO。接通的晶体管T42和T46将反转位线xBOO耦接至反转数据总线DBO。位线对B00和xBOO因此被耦接至写放大器WAO和读出放大器SA0。
[0053]类似地，晶体管T43的第一端子被耦接至位线BOl并且晶体管T43的第二端子被耦接至数据总线DB0。晶体管T47被并联耦接至晶体管T43以形成列开关。反转列选择信号xCSLl被提供给晶体管T43的栅极端子并且列选择信号CSLl被提供给晶体管T47的栅极端子。晶体管T44的第一端子被耦接至反转位线xBOl并且晶体管T44的第二端子被耦接至反转数据总线xDBO。晶体管T48被并联耦接至晶体管T44以形成列开关。反转列选择信号xCSLl被提供给晶体管T44的栅极端子并且列选择信号CSLl被提供给晶体管T48的栅极端子。
[0054]晶体管T43和T44响应于L电平的反转列选择信号xCSLl而接通并且响应于H电平的反转列选择信号xCSLl而关断。晶体管T47和T48响应于H电平的列选择信号CSLl而接通并且响应于L电平的列选择信号CSLl而关断。接通的晶体管T43和T47将位线BOl耦接至数据总线DB0。接通的晶体管T44和T48将反转位线xBOl耦接至反转数据总线xDBO。位线对BOl和xBOl从而被耦接至写放大器WAO和读出放大器SA0。
[0055]图1所示的存储阵列MAl的配置类似于存储阵列MAO的配置。S卩，图1所示的按照存储阵列MAl排列的存储单元C100、C110、C101和Clll以与图2所示的存储单元C000、C010、C001和COll类似的方式包括晶体管Tl至T6。此外，图1所示的列选择器CSl以与图2所示的列选择器CSO类似的方式包括晶体管T41至T48。尽管没有在图1中示出，但是存储阵列MAl以与存储阵列MAO类似的方式包括图2所示的预充电电路PCO和PCl以及保护电路PTO和PT I。
[0056]如图2所示，位线电势检测电路BD00包括晶体管T31至T34。晶体管T31和T32例如是P沟道MOS晶体管，并且晶体管T33和T34例如是N沟道MOS晶体管。晶体管T31和T32的源极端子被耦接至电源线VDD。晶体管T31和T32的漏极端子彼此耦接并且因此其耦接节点被耦接至晶体管T33的漏极端子。晶体管T33的源极端子被耦接至晶体管T34的漏极端子并且晶体管T34的源极端子被耦接至电源线VSS。晶体管T31和T33的栅极端子被耦接至位线B00。晶体管T32和T34的栅极端子被耦接至反转位线xBOO。位线电势检测电路BD00是例如与非(NAND)电路。位线电势检测电路BD00在位线B00处的电势或反转位线xBOO处的电势中至少一个电势具有L电平时输出H电平的检测信号DS00，并且在位线BOO和xBOO两者都具有H电平时输出L电平的检测信号DS00。
[0057]类似地，位线电势检测电路BDOl包括晶体管T31至T34，在位线BOl处的电势或反转位线xBOl处的电势中至少一个电势具有L电平时输出H电平的检测信号DSOl，并且在位线BOl和xBOl都具有H电平时输出L电平的检测信号DSOl。
[0058]字线电压调节电路31例如是NAND电路。字线电压调节电路31基于检测信号DS00和DSOl来生成电平调节信号WLC。字线电压调节电路31计算检测信号DS00和DSOl的逻辑和，并且输出具有与该计算结果对应的电平的电平调节信号WLC。在图2中，字线电压调节电路31被示为与两个位线电势检测电路BD00和BDOl对应的双输入元件。但是，字线电压调节电路31具有与包括在半导体存储器件中的位线电势检测电路的数量对应的数量的输入端子。例如，图1所示的字线电压调节电路31是具有与位线电势检测电路BD00、BD01、BDlO和BDll对应的4个输入端子的NAND电路。
[0059]字线驱动器21包括倒相电路41、与(AND)电路42和晶体管T51至T53。晶体管T51例如是P沟道MOS晶体管，并且晶体管T52和T53例如是N沟道MOS晶体管。
[0060]字线控制信号WCO被提供给倒相电路41。倒相电路41的输出端子被耦接至晶体管T51和T52的栅极端子。
[0061]晶体管T51的源极端子被耦接至电源线VDD并且晶体管T51的漏极端子被耦接至晶体管T52的漏极端子。晶体管T52的源极端子被耦接至电源线VSS。晶体管T51的漏极端子与晶体管T52的漏极端子之间的节点被耦接至字线WL0。
[0062]字线控制信号WCO和电平调节信号WLC被提供给与电路42。与电路42计算字线控制信号WCO和电平调节信号WLC的逻辑积，并且输出具有与该计算结果对应的电平的信号。与电路42的输出端子被耦接至晶体管T53的栅极端子。晶体管T53的源极端子被耦接至电源线VSS，并且晶体管T53的漏极端子被耦接至字线WL0。
[0063]倒相电路41响应于L电平的字线控制信号WCO而输出H电平的信号。晶体管T51响应于H电平的该信号而关断并且晶体管T52响应于H电平的该信号而接通。与电路42响应于L电平的字线控制信号WCO而输出L电平的信号。晶体管T53响应于L电平的该信号而关断。因此，当字线控制信号WCO具有L电平时，字线驱动器21将字线WLO耦接至电源线VSS。字线WLO处的电势因此被设置成低电势电压VSS的电平(例如，0V)。
[0064]倒相电路41响应于H电平的字线控制信号WCO而输出L电平的信号。因此，晶体管T51响应于L电平的该信号而接通，并且晶体管T52响应于L电平的该信号而关断。
[0065]与电路42响应于H电平的字线控制信号WCO和H电平的电平调节信号WLC来输出H电平的信号。晶体管T53响应于由与电路42输出的H电平的信号而接通。在这种情况下，字线WLO处的电势被设置成与流至接通的晶体管T51的电流和流至接通的晶体管T53的电流对应的电势。该电势是上述的电压VDl。因此，当字线控制信号WCO和电平调节信号WLC具有H电平时，字线驱动器21将字线WLO处的电势设置为电压VDl的电平。
[0066]与电路42响应于H电平的字线控制信号WCO和L电平的电平调节信号WLC输出L电平的信号。响应于L电平的该信号接通晶体管T53。因此，字线驱动器21将字线WLO耦接至高电势侧的电源线VDD。因此，当字线控制信号WCO具有H电平并且电平调节信号WLC具有L电平时，字线WLO处的电势被设置为高电势电压VDD的电平。
[0067]类似地，字线驱动器22包括倒相电路41、与电路42和晶体管T51至T53。字线驱动器22响应于H电平的字线控制信号WCl和H电平的电平调节信号WLC将字线WLl处的电势设置为电压VDl的电平。字线驱动器22还响应于H电平的字线控制信号WCl和L电平的电平调节信号WLC来将字线WLl处的电势设置为高电势电压VDD的电平。
[0068]现将描述半导体存储器件10的操作。
[0069]在以下描述中，根据列地址信号CA选择的列(位线对)被限定为位线对BOO和xBOO,并且非选择列被限定为位线对BOl和xBOl。
[0070]首先，将参考图3描述读取操作。在图3中，沿着水平方向延伸的虚线表示低电势电压VSS的电平。
[0071]当存储单元没有被访问时(稳定状态)，位线对BOO和xBOO以及位线对BOl和xBOl被响应于L电平的预充电信号PCG的预充电电路PCO和PCl预充电至高电势电压VDD。通过L电平的字线控制信号WCO和WCl将字线WLO和WLl设置成低电势电压VSS的电平。位线电势检测电路BD00和BDOl分别基于经预充电的位线对B00和xBOO以及经预充电的位线对BOl和xBOl来输出L电平的检测信号DS00和DSOI。因此，字线电压调节电路31输出H电平的电平调节信号WLC。
[0072]当字线控制信号被设置成H电平时，在字线驱动器21中晶体管T51接通并且晶体管T52关断。与电路42响应于H电平的字线控制信号WCO和H电平的电平调节信号WLC来输出H电平的信号。通过来自与电路42的H电平的信号来接通晶体管T53。字线WLO处的电势然后被设置成与流至接通的晶体管T51和T53的电流对应的电压VDl的电平。
[0073]在耦接至字线WLO的存储单元C000中，所访问的晶体管Tl和T2通过电压VDl来接通。因此，位线对B00和xBOO处的电势根据保持在存储单元C000的两个存储节点NI和N2处的数据来变化。在该情况下，字线WLO处的电势为小于高电势电压VDD的电压VDl的电平，并且存储单元C000的读电流受限。因此，存储单元C000的保持数据不改变。
[0074]类似地，在耦接至字线WLO的存储单元C001中，所访问的晶体管Tl和T2通过电压VDl来接通。因此，位线对BOl和xBOl处的电势根据保持在存储单元C001的两个存储节点NI和N2中的数据来变化。在该情况下，字线WLO处的电势是小于高电势电压VDD的电压VDl的电平，并且存储单元C001的读取电流受限。因此，存储单元C001的保持数据不改变。
[0075]当作为选择列的位线对B00和xBOO的电势差变得大于给定值时，位线电势检测电路BD00输出H电平的检测信号DS00。类似地，当作为非选择列的位线对BOl和xBOl的电势差变得大于该给定值时，位线电势检测电路BDOl输出H电平的检测信号DSOl。字线电压调节电路31响应于H电平的检测信号DS00和DSOl输出L电平的电平调节信号WLC。
[0076]字线驱动器21的晶体管T53然后通过来自与电路42的L电平的信号来关断。因此，字线WLO处的电势从电压VDl的电平上升至高电势电压VDD的电平。在这种情况下，位线对B00和xBOO的电势差充分地大。换言之，位线对B00和xBOO的电势差大于或等于被设置为不反转存储单元C000的保持数据的足够电势差的给定值。位线对B00和xBOO处的电势对应于存储单元C000的保持数据。因此，存储单元C000的保持数据不改变。类似地，位线对BOl和xBOl的电势差充分地大并且大于或等于该给定值。位线对BOl和xBOl处的电势对应于存储单元C001的保持数据。因此，存储单元C001的保持数据不改变。
[0077]然后，当读出放大器控制信号SAE被设置为H电平时，读出放大器SAO放大作为选择列的位线对BOO和xBOO的电势差。读出放大器SAO输出与位线对BOO和xBOO处的电势对应的输出数据DOO。
[0078]现将参考图4来描述写操作。在图4中，沿着水平方向延伸的虚线表示低电势电压VSS的电平。
[0079]当写放大器控制信号WAE被设置成H电平时，作为选择列的位线对BOO和xBOO处的电势由写放大器WAO根据输入数据DIO改变至高电势电压VDD的电平和低电势电压VSS的电平。位线电势检测电路BD00因此输出H电平的检测信号DS00。
[0080]当字线控制信号WCO被设置成H电平时，字线WLO处的电势被设置成电压VDl的电平，并且数据的写入在耦接至字线WLO以及位线对B00和xBOO的存储单元C000中开始。
[0081]作为非选择列的位线对BOl和xBOl处的电势根据耦接至字线WLO的存储单元C001的两个存储节点NI和N2的保持数据进行改变。在该情况下，字线WLO处的电势是小于高电势电压VDD的电压VDl的电平并且存储单元C001的读电流以与读操作类似的方式受限。因此，存储单元C001的保持数据不改变。
[0082]当位线对BOl和xBOl的电势差变得大于给定值时，位线电势检测电路BDOl输出H电平的检测信号DSOl。字线电压调节电路31响应于H电平的检测信号DS00和DSOl输出L电平的电平调节信号WLC。字线驱动器21的晶体管T53通过从与电路42输出的L电平的信号来关断。因此，字线WLO处的电势从电压VDl的电平上升至高电势电压VDD的电平。这将选择列的存储单元C000转换至适于写入的状态，从而完成数据的写入。
[0083]在该情况下，位线对BOl和xBOl的电势差充分地大。换言之，位线对BOl和xBOl的电势差大于或等于被设置为不反转存储单元C001的保持数据的足够电势差的给定值。位线对BOl和XBOI处的电势对应于存储单元C001的保持数据。因此，存储单元C001的保持数据不改变。
[0084]第一实施方式具有以下优点。
[0085]位线对B00和xBOO被耦接至位线电势检测电路BD00，并且位线对BOl和χΒΙΟ被耦接至位线电势检测电路BDOl。位线对BlO和χΒΙΟ被耦接至位线电势检测电路BD10，并且位线对BI I和xB 11被耦接至位线对电势检测电路BDl I。位线电势检测电路BD00至BDl I分别输出具有与对应位线对的电势差对应的电平的检测信号DS00至DS11。字线电压调节电路31基于检测信号DS00至DSll来输出电平调节信号WLC。耦接至选择字线WLO的字线驱动器21向字线WLO提供高电势电压VDD或比高电势电压VDD小给定值α的电压VDl(BP, VDl=VDD-Q )。
[0086]当电压VDl被提供给字线WLO时，通过耦接至字线WLO的存储单元C000和C001中的电压VDl来接通所访问的晶体管Tl和Τ2。位线对Β00和xBOO以及位线对BOl和xBOl处的电势因此分别根据保持在存储单元C000和C001中的数据而改变。在这种情况下，字线WLO处的电势是小于高电势电压VDD的电平的电压VDl的电平，并且存储单元C000和C001的读电流受限。因此，存储单元C000和C001的保持数据不改变。因此，在存储单元C000和C001中，抑制了对保持数据的破坏。在写操作中，高电势电压VDD被提供给所选择的存储单元的所访问的晶体管Tl和T2的栅极端子。因此，对所选择的存储单元恰当地执行数据的写入。
[0087]位线电势检测电路BD00至BDl I分别输出具有与对应位线对的电势差对应的电平的检测信号DSOO和DSlI。读出放大器SAO和SAl对通过列选择器CSO和CSl耦接的位线对(即根据列地址信号CA选择的位线对)的电压进行放大。因此，相比读出放大器被耦接至位线对BOO/xBOO至Bll/xBll中的每一个位线对的情况半导体存储器件10的功耗被减小。
[0088]现将参考图5至图7来描述第二种实施方式。
[0089]根据第二实施方式的半导体存储器件IOa的示意性配置类似于第一实施方式的半导体存储器件10。相同的附图标记被赋予与第一实施方式的对应组件类似的那些组件。将不再详细地描述这些组件。
[0090]如图5所示，位线电势检测电路BDOOa包括晶体管T31至T35。晶体管T31和T32例如是P沟道MOS晶体管，并且晶体管T33至T35例如是N沟道MOS晶体管。晶体管T31和T32的源极端子被耦接至电源线VDD。晶体管T31和T32的漏极端子被彼此耦接，并且漏极端子的耦接节点被耦接至晶体管T33的漏极端子。晶体管T33的源极端子被耦接至晶体管T34的漏极端子，晶体管T34的源极端子被耦接至晶体管T35的漏极端子，并且晶体管T35的源极端子被耦接至电源线VSS。晶体管T31和T33的栅极端子被耦接至位线B00。晶体管T32和T34的栅极端子被耦接至反转位线xBOO。
[0091]晶体管T35的栅极端子和漏极端子被彼此耦接。以此方式被耦接的晶体管T35根据晶体管T35的阈值电压将晶体管T34的源极端子电压设置成高于低电势电压VSS的电压VS1。因此，晶体管T33和T34的驱动能力相比晶体管34的源极端子被耦接至电源线VSS(参见图20)的情况变小。因此，位线电势检测电路BDOOa输出H电平的检测信号DS00的时刻早于图2所示的位线电势检测电路BD00输出H电平的检测信号DS00的时刻。S卩，用于检测位线B00或反转位线xBOO从作为预充电电平的第一电势(在本示例中为H电平)至第二电势(在本示例中为L电平)的电势变化的位线电势检测电路BDOOa的检测灵敏度高于图2所示的位线电势检测电路BD00。在第二实施方式中，晶体管T33和T34用作第一晶体管，并且晶体管T35用作第二晶体管。
[0092]类似地,位线电势检测电路BDOla包括晶体管T31至T35。因此,位线电势检测电路BDOla在位线BOl处的电势和反转位线xBOl处的电势中至少一个电势具有L电平时输出H电平的检测信号DSOl，并且在位线对BOl和xBOl具有H电平时输出L电平的检测信号DSO I。
[0093]字线电压调节电路31a包括晶体管T61至T65。晶体管T61和T62是例如P沟道MOS晶体管，并且晶体管T63至T65例如是N沟道MOS晶体管。晶体管T61和T62的源极端子被耦接至电源线VDD。晶体管T61和T62的漏极端子被彼此耦接，并且其耦接节点被耦接至晶体管T63的漏极端子。晶体管T63的源极端子被耦接至晶体管T64的漏极端子，晶体管T64的源极端子被耦接至晶体管T65的漏极端子，并且晶体管T65的源极端子被耦接至电源线VSS。
[0094]检测信号DS00被提供给晶体管T61和T63的栅极端子。检测信号DSOl被提供给晶体管T62和T64的栅极端子。
[0095]字线控制信号WCA被提供给晶体管T65的栅极端子。字线控制信号WCA由图1所示的第二解码器器13来提供。第二解码器13合成(例如，逻辑和合成)与字线WLO和WLl对应的字线控制信号WCO和WCl以生成字线控制信号WCA。在本示例中，第二解码器13在字线控制信号WCO和WCl之一具有H电平时输出H电平的字线控制信号WCA。[0096]晶体管T65通过H电平的字线控制信号WCA来接通，并且通过L电平的字线控制信号WCA来关断。因此，字线电压调节电路31同步于字线WLO和WLl之一的激活被激活。经激活的字线电压调节电路31a计算检测信号DSOO和DSOl的逻辑和并且输出具有与该计算结果对应的电平的电平调节信号WLC。字线电压调节电路31a是根据字线控制信号WCA的电平来激活和禁用的NAND电路。
[0097]关断的晶体管T65防止直通电流(through current)流经字线电压调节电路31a。如上所述，每个位线电势检测电路BDOOa和BDOla包括位于低电势侧的二极管耦接式晶体管T35。因此，检测信号DSOO和DSOl减小至高于低电势电压VSS的电压VSl的电平。由于检测信号DSOO和DSOl的直通电流通过字线电压调节电路31a的N沟道MOS晶体管的流动是通过使用L电平(低电势电压VSS)的字线控制信号WCA来关断晶体管T65来防止的。在第二实施方式中，晶体管T63和T64用作第三晶体管并且晶体管T65用作第四晶体管。
[0098]首先，将参考图6来描述读操作。在图6中，沿着水平方向延伸的虚线表示低电势电压VSS的电平。
[0099]当存储单元未被访问(稳定状态)时，位线对BOO和xBOO以及位线对BOl和xBOl由响应于L电平的预充电信号PCG的预充电电路PCO和PCl预充电至高电势电压VDD。字线WLO和WLl通过L电平的字线控制信号WCO和WCl被设置成低电势电压VSS的电平。位线电势检测电路BDOOa和BDOla分别基于经预充电的位线对BOO和xBOO以及位线对BOl和xBO I来输出具有高于低电势电压VSS的电平的电压VSl的电平的检测信号DS00和DS01。因此，字线电压调节电路31a输出H电平的电平调节信号WLC。
[0100]当字线控制信号WCO被设置为H电平时，在字线驱动器21中接通晶体管T51并且关断晶体管T52。与电路42响应于H电平的字线控制信号WCO和H电平的电平调节信号WLC输出H电平的信号。通过来自与地电路42的H电平的信号来接通晶体管T53。字线WLO处的电势然后被设置成与流至接通的晶体管T51和T53的电流对应的电压VDl的电平。
[0101]在耦接至字线WLO的存储单元C000中，通过电压VDl接通所访问的晶体管Tl和T2。因此，位线对B00和xBOO处的电势根据保持在存储单元C000 (参见图2)的两个存储节点NI和N2处的数据来变化。在该情况下，字线WLO处的电势是低于高电势电压VDD的电压VDl的电平，并且存储单元C000的读取电流受限。因此，存储单元C000的保持数据不改变。
[0102]类似地，在耦接至字线WLO的存储单元C001中，所访问的晶体管Tl和T2通过电压VDl来接通。因此，位线对BOl和xBOl的电势根据保持在存储单元C001的两个存储节点NI和N2处的数据来变化。在该情况下，字线WLO处的电势是低于高电势电压VDD的电压VDl的电平，并且存储单元C000的读取电流受限。因此，存储单元C001的保持数据不改变。
[0103]当作为选择列的位线对B00和xBOO的电势差变得大于给定的值，位线电势检测电路BDOOa输出H电平的检测信号DS00。在位线电势检测电路BDOOa中，晶体管T34的驱动能力被设置成小于第一实施方式。因此，检测信号DS00的电平相比第一实施方式(在图6中用虚线示出)在较早的时刻上升。类似地，当作为非选择列的位线对BOl和xBOl的电势差变得大于该给定值时，位线电势检测电路BDOla输出H电平的检测信号DSOl。在位线电势检测电路BDOla中，晶体管T34的驱动能力被设置成小于第一实施方式。因此，检测信号DSOl的电平相比第一实施方式(在图6中用虚线示出)在较早的时刻上升。因此，字线电压调节电路31a响应于H电平的检测信号DSOO和DS01，相比第一实施方式(在图6中用虚线示出)在较早时刻输出L电平的电平调节信号WLC。
[0104]字线驱动器21的晶体管T53然后通过与电路42所输出的L电平的信号来关断。因此，字线WLO处的电势从电压VDl的电平上升至高电势电压VDD的电平。在该情况下，位线对BOO和xBOO的电势差足够并且大于或等于被设置为不反转存储单元C000的保持数据的足够电势差的给定值。位线对BOO和xBOO处的电势对应于存储单元C000的保持数据。因此，存储单元C000的保持数据不改变。类似地，位线对BOl和xBOl的电势差足够并且大于或等于该给定值。位线对BOl和xBOl处的电势对应于存储单元COOl的保持数据。因此，存储单元COOl的保持数据不改变。
[0105]当读出放大器控制信号SAE被设置成H电平时，读出放大器SAO放大作为选择列的位线对BOO和xBOO的电势差。读出放大器SAO然后输出与位线对B00和xBOO处的电势对应的输出数据D00。
[0106]现将参考图7来描述写操作。在图7中，沿着水平方向延伸的虚线表示低电势电压VSS的电平。
[0107]如图7所示，当写放大器控制信号WAE被设置成H电平时，作为选择列的位线对B00和xBOO处的电势由写放大器WAO根据输入数据DIO改变至高电势电压VDD的电平和低电势电压VSS的电平。位线电势检测电路BDOOa因此输出H电平的检测信号DS00。
[0108]然后，当字线控制信号WCO被设置成H电平，字线WLO处的电势被设置成电压VDl的电平，并且数据的写入在耦接至字线WLO以及位线对B00和xBOO的存储单元C000中开始。
[0109]作为非选择列的位线对BOl和xBOl处的电势根据耦接至字线WLO的存储单元C001的两个存储节点NI和N2处的保持数据来变化。在该情况下，以与读操作类似的方式，字线WLO处的电势是低于高电势电压VDD的电压VDl的电平并且存储单元C001的读电流受限。因此，存储单元C001的保持数据不改变。
[0110]当位线对BOl和xBOl的电势差变得大于给定值时，位线电势检测电路BDOla输出H电平的检测电路DSOl。在位线电势检测电路BDOla中，晶体管T34的驱动能力被设置成比第一实施方式小。因此，检测信号DSOl的电平相比第一实施方式(在图7中用虚线示出)在较早的时刻上升。
[0111]字线电压调节电路31a响应于H电平的检测信号DS00和DSOl输出H电平的电平调节信号WLC。字线驱动器21的晶体管T53然后通过从与电路42输出的L电平的信号来关断。因此，字线WLO处的电势从电压VDl的电平上升至高电势电压VDD的电平。这将选择列的存储单元C000转换至适于写入的状态，并且完成数据的写入。
[0112]在该情况下，位线对BOl和xBOl的电势差足够并且大于或等于被设置为不反转存储单元C001的保持数据的充分电势差的给定值。位线对BOl和XBOl处的电势对应于存储单元C001的保持数据。因此，存储单元C001的保持数据不改变。
[0113]第二实施方式除了具有第一实施方式的优点以外还具有以下优点。
[0114]位线电势检测电路BDOOa和BDOla包括耦接在栅极端子被耦接至反转位线xBOO和xBOl的晶体管T34和电源引线VSS之间的晶体管T35。晶体管T35为二极管耦接式。换言之，晶体管T35的栅极端子和漏极端子彼此耦接。晶体管T35根据晶体管T35的阈值电压将晶体管T34的源极端子电压设置成高于低电势电压VSS的电压VSl。晶体管T33和T34的驱动能力比在晶体管T34的源极端子被耦接至电源线VSS的情况下小(参见图2)。因此，位线电势检测电路BDOOa和BDOla以高检测灵敏度来检测位线BOO和BOl或反转位线xBOO和xBO I的电势从H电平至L电平的变化。
[0115]位线电势检测电路BDOOa和BDOla根据位线对的电势差输出H电平的检测信号DSOO和DSOl的时刻早于第一实施方式。S卩，从字线WLO和WLl的控制的开始至位线对处的电势的检测的时间因此变短。因此，字线控制信号WCO和WCl的脉冲宽度变短。位线对BOO和xBOO和位线对BOl和xBOl通过预充电电路PCO和PCl被预充电至高电势电压VDD的电平。因此，位线的电势变化很小。换言之，即，位线处的电势的降低被字线控制信号WCO和WCl的较短脉冲宽度(即字线WLO和WLl的较短驱动时间)抑制。这减小了预充电位线对所需的电流量，从而降低了功耗。
[0116]字线电压调节电路3Ia包括耦合在栅极端子被提供有检测信号DSOI的晶体管T64与电源线VSS之间的晶体管T65。字线控制信号WCA被提供给晶体管T65的栅极端子。当与字线WLO和WLl对应的字线控制信号WCO和WCl之一具有H电平时，字线控制信号WCA被设置为H电平。因此，通过使用字线控制信号WCA关断晶体管T65来防止字线电压调节电路31a的直通电流。
[0117]现将参考图8至图11来描述第三实施方式。
[0118]相同附图标记赋予与第一实施方式的对应组件类似的那些组件。将不再详细描述这些组件。
[0119]如图8所示，半导体存储器件IOb包括副本单元阵列RCA。副本单元阵列RCA包括按照矩阵形式排列的多个(在图8中为4个)副本单元RCO至RC3。沿着行方向排列的副本单元RCO和RC2被耦接至字线WLO。类似地，沿着行方向排列的副本单元RCl和RC3被耦接至字线WLl。沿着列方向排列的副本单元RCO和RCl被耦接至副本位线RBO和RBl。类似地，沿着列方向排列的副本单元RC2和RC3被耦接至副本位线RB2和RB3。
[0120]副本单元RCO至RC3中的每一个具有固定在给定值(在本示例中为H电平)的存储节点。副本位线RBO至RB3中的每一个被预充电至第一电势(在本示例中为H电平)。当字线WLO被激活时，副本单元RCO根据存储节点的电平将副本位线RBO和RBl处的电势减小至第二电势(在本示例中为L电平)。类似地，当字线WLl被激活时，副本单元RCl根据存储节点的电平将副本位线RBO和RBl处的电势降低至L电平。类似地，当字线WLO和WLl被激活时，副本单元RC2和RC3分别根据各自存储节点的电平将位线RB2和RB3处的电势降至L电平。
[0121]副本位线RBO至RB3被耦接至副本列选择器RCS。副本列选择器RCS包括以与列选择器CSO和CSl类似的方式分别耦接至副本位线RBO至RB3的列开关。每个列开关别固定在关断状态。
[0122]副本位线RBO至RB3被耦接至位线电势检测电路RBD。位线电势检测电路RBD检测副本位线RBO至RB3处的电势并且输出具有与该检测结果对应的电平的检测信号RDS。例如，位线电势检测电路RBD在副本位线RBO至RB3处的电势高于给定值时输出第一电平(例如，L电平)的检测信号RDS，并且在副本位线RBO至RB3处的电势小于或等于该给定值时输出第二电平(例如，H电平)的检测信号RDS。在该情况下，与副本位线RBO至RB3处的电势相比较的该给定值被设置成不反转存储单元C000至COll的存储电平的位线对的充分电势差，例如被设置成电源电压(高电势电压VDD和低电势电压VSS的电势差)的一半。
[0123]字线电压调节电路31b基于从位线电势检测电路RBD输出的检测信号RDS输出电平调节信号WLC。
[0124]字线驱动器21响应于L电平的电平调节信号WLC将高电势电压VDD提供给字线WLO0字线驱动器21响应于H电平的电平调节信号WLC将比高电势电压VDD小给定值α的电压VDl (BP, VDl=VDD-Q )提供给字线WL0。类似地，字线驱动器22响应于L电平的电平调节信号WLC将高电势电压VDD提供给字线WLl。字线驱动器22响应于H电平的电平调节信号WLC将电压VDl提供给字线WLl。
[0125]如图9所示，预充电电路RPCO被耦接在副本位线RBO与副本位线RBl之间。预充电电路RPCO以与存储阵列MAO的预充电路PCO和PCl类似的方式包括晶体管Tll至Τ13。晶体管Tll的两个端子(源极端子和漏极端子)被分别耦接至副本位线RBO和RB1。晶体管Τ12和Τ13的源极端子被耦接至电源线VDD。晶体管Τ12的漏极端子被耦接至副本位线RB0,并且晶体管Τ13的漏极端子被耦接至副本位线RB1。预充电信号PCG被提供给晶体管Tll至Τ13的栅极端子。
[0126]预充电电路RPCO响应于L电平的预充电信号PCG将副本位线RBO和RBl处的电势预充电至H电平。类似地，耦接在副本位线RB2与副本位线RB3之间的预充电电路RPCl响应于L电平的预充电信号PCG将副本位线RB2和RB3处的电势预充电至H电平。在图9中，包括在预充电电路RPCl中的晶体管没有用附图标记示出。
[0127]以与存储单元C000类似的方式，副本单元RCO包括6个晶体管Tl至Τ6。晶体管Tl至Τ4例如是N沟道MOS晶体管，并且Τ5和Τ6例如是P沟道MOS晶体管。晶体管Tl至Τ6具有基本上与存储单元C000至COll的晶体管Tl至Τ6相同的电属性。晶体管Tl和Τ2用作访问晶体管，晶体管Τ3和Τ4用作驱动晶体管并且晶体管Τ5和Τ6用作负载晶体管。
[0128]在副本单元RCO中，晶体管Tl的第一端子(例如，源极端子)被耦接至副本位线RBO0晶体管Tl的第二端子(例如，漏极端子)被耦接至晶体管Τ3的漏极端子和晶体管Τ5的漏极端子。晶体管Τ3的源极端子被耦接至电源线VSS。晶体管Τ3的栅极端子和晶体管Τ5的栅极端子被耦接至电源线VDD。晶体管Τ5的源极端子被耦接至电源线VDD。晶体管Τ2的第一端子(例如，源极端子)被耦接至副本位线RB1。晶体管Τ2的第二端子(例如，漏极端子)被耦接至晶体管Τ4的漏极端子和晶体管Τ6的漏极端子。晶体管Τ4的源极端子被耦接至电源线VSS。晶体管Τ4的栅极端子和晶体管Τ6的栅极端子被耦接至电源线VDD。晶体管Τ6的源极端子被耦接至电源线VDD。
[0129]在副本单元RCO中，晶体管Tl和Τ2的栅极端子被耦接至字线WLO。当字线WLO被激活时，晶体管Tl将副本位线RBO耦接至晶体管Τ3和Τ5。晶体管Τ3通过提供给栅极端子的高电势电压VDD来接通。晶体管Τ5通过提供给栅极端子的高电势电压VDD来关断。因此，当字线WLO被激活时，副本位线RBO处的电势被晶体管Τ3减小至L电平。类似地，当字线WLO被激活时，晶体管Τ2将副本位线RBl耦接至晶体管Τ4和Τ6。因此，当字线WLO被激活时，副本位线RBl处的电势被晶体管Τ4降至L电平。换言之，副本单元RCO响应于字线WLO的激活将副本位线RBO和RBl处的电势降至L电平。[0130]副本单元RCl至RC3的配置类似于副本单元RCO的配置。因此，在图9中没有用附图标记示出每个元件。副本单元RCl响应于字线WLl的激活将副本位线RBO和RBl处的电势降至L电平。类似地，副本单元RC2响应于字线WLO的激活将副本位线RB2和RB3处的电势降至L电平。此外，副本单元RC3响应于字线WLl的激活将位线RB2和RB3处的电势降至L电平。
[0131]以与存储阵列MAO的保护电路PTO类似的方式，晶体管T21和T22分别被耦接至副本位线RBO和副本位线RBl。耦接至副本位线RBO和RBl的晶体管T21和晶体管T22的源极端子和栅极端子被耦接至电源线VDD。晶体管T21的漏极端子被耦接至副本位线RBO并且晶体管T22的漏极端子被耦接至副本位线RBl。
[0132]类似地，晶体管T21和T22被分别耦接至副本位线RB2和副本位线RB3。耦接至副本位线RB2和RB3的晶体管T21和晶体管T22的源极端子和栅极端子被耦接电源线VDD。晶体管T21的漏极端子被耦接至副本位线RB2，并且晶体管T22的漏极端子被耦接至副本位线 RB3。
[0133]以与存储阵列MO的列选择器CSO类似的方式，副本列选择器RCS包括晶体管T41至T48。晶体管T41至T44的第一端子分别被耦接至副本位线RBO至RB3。晶体管T45和T48被分别并联耦接至晶体管T41至T44。晶体管T41至T44的栅极端子被耦接至电源线VDD,并且晶体管T45至T48的栅极端子被耦接至电源线VSS。保护电路RPT和副本列选择器RCS随着存储单元C000至COll上的负载来均衡副本单元RCO至RC3上的负载。副本位线RBO至RB3的电势变化因此变得与位线BOO、χΒΟΟ,ΒΟΙ和xBOl的电势变化类似。
[0134]位线电势检测电路RBD包括晶体管T71和T72。晶体管T71是例如P沟道MOS晶体管，并且晶体管T72例如是N沟道MOS晶体管。晶体管T71的源极端子被耦接至电源线VDD,晶体管T71的漏极端子被耦接至晶体管T72的漏极端子，并且晶体管T72的源极端子被耦接至电源线VSS。
[0135]位线电势检测电路RBD是例如倒相电路。位线电势检测电路RBD的输入端子被耦接至副本位线RBO至RB3。因此，副本位线RBO至RB3彼此耦接。副本位线RBO至RB3处的电势因此变得彼此相等。副本位线RBO至RB3处的平均电势被提供给位线电势检测电路RBD0位线电势检测电路RBD输出具有从副本位线RBO至RB3处的电势反转的电势的检测信号RDS。
[0136]字线电压调节电路31b例如是倒相电路。字线电压调节电路31b输出具有从检测信号RDS的电平反转的逻辑电平的电平调节信号WLC。
[0137]现将参考图10来描述读操作。在图10中，沿着水平方向延伸的虚线表示低电势电压VSS的电平。
[0138]当存储单元没有被访问(稳定状态)时，位线对B00和xBOO以及位线对BOl和xBOl由响应于L电平的预充电信号PCG的预充电电路PCO和PCl预充电至高电势电压VDD。字线WLO和WLl通过L电平的字线控制信号WCO和WCl被设置为低电势电压VSS的电平。位线电势检测电路RBD基于经预充电的副本位线RBO至RB3输出具有低电势电压VSS的电平的检测信号RDS。字线电压调节电路31b输出H电平的电平调节信号WLC。
[0139]当字线控制信号WCO被设置成H电平，字线驱动器21将字线WLO处的电势设置成电压VDl的电平。[0140]在耦接至字线WLO的存储单元C000中，通过电压VDl来接通访问晶体管Tl和T2。因此，位线对BOO和xBOO处的电势根据保持在存储单元C000中的数据来变化。在该情况下，字线WLO处的电势是小于高电势电压VDD的电压VDl的电平，并且存储单元C000的读电流受限。因此，存储单元C000的保持数据不改变。
[0141]类似地，在耦接至字线WLO的存储单元COOl中，通过电压VDl来接通访问晶体管Tl和T2。位线对BOl和XBOl处的电势因此根据保持在存储单元COOl中的数据来变化。在该情况下，字线WLO处的电势是小于高电势电压VDD的电压VDl的电平，并且存储单元COOI的读取电流受限。因此，存储单元COOl的保持数据不改变。
[0142]副本位线RBO至RB3处的电势以与作为非选择列的位线对BOl和xBOl中的变化至IJ低电势电压VSS的电平的位线处的电势类似的方式从高电势电压VDD的电平变化至低电势电压VSS的电平。当副本位线RBO至RB3处的电势变得小于给定值时，位线电势检测电路RBD输出H电平的检测信号RDS。字线电压调节电路31b响应于H电平的检测信号RDS来输出L电平的电平调节信号WLC。
[0143]字线驱动器21然后将字线WLO处的电势从电压VDI的电平上升至高电势电压VDD的电平。在该情况下，位线对BOO和xBOO的电势差足够并且大于或等于被设置为不反转存储单元C000的保持数据的充分电势差的给定值。位线对BOO和xBOO处的电势对应于存储单元C000的保持数据。因此，存储单元C000的保持数据不改变。类似地，位线对BOl和xBOl的电势差足够并且大于或等于被设置成不反转存储单元C001的保持数据的充分电势差的给定值。位线对BOl和xBOl处的电势对应于存储单元C001的保持数据。因此，存储单元C001的保持数据不改变。
[0144]当读出放大器控制信号SAE然后被设置成H电平时，读出放大器SAO放大作为选择列的位线对B00和xBOO的电势差。读出放大器SAO输出与位线对B00和xBOO处的电势对应的输出数据D00。
[0145]现将参考图11来描述写操作。在图11中，沿着水平方向延伸的虚线表示低电势电压VSS的电平。
[0146]当写放大器控制信号WAE被设置成H电平时，作为选择列的位线对B00和xBOO处的电势由写放大器WAO根据输入数据DIO来改变至高电势电压VDD的电平和低电势电压VSS的电平。
[0147]当字线控制信号WCO然后被设置成H电平时，字线WLO处的电势被设置成电压VDl的电平，并且数据的写入在耦接至字线WLO以及位线对B00和xBOO的存储单元C000中开始。
[0148]作为非选择列的位线对BOl和xBOl处的电势根据耦接至字线WLO的存储单元C001的保持数据来变化。在该情况下，以与读操作类似的方式，字线WLO处的电势是小于高电势电压VDD的电压VDl的电平，并且存储单元C001的读电流受限。因此，存储单元C001的保持数据不改变。
[0149]当副本位线RBO至RB3处的电势变得小于给定值时，位线电势检测电路RBD输出H电平的检测信号。字线电压调节电路31b响应于H电平的检测信号RDS来输出L电平的电平调节信号WLC。字线驱动器21然后将字线WLO处的电势从电压VDl的电平上升至高电势电压VDD的电平。这将选择列的存储单元C000转换至适于写入的状态，并且数据的写入受限。
[0150]在该情况下，位线对BOl和xBOl的电势差足够并且大于或等于被设置成不反转存储单元COOl的保持数据的充分电势差的给定值。位线对BOl和XBOl处的电势对应存储单元COOl的保持数据。因此，存储单元的COOl的保持数据不改变。
[0151 ] 第三实施方式具有以下优点。
[0152]沿着列方向排列的副本单元RCO和RCl被耦接至副本位线RBO和RBl，沿着列方向排列的副本单元RC2和RC3被耦接至副本位线RB2和RB3。副本单元RCO和RC2基于字线WLO的激活将副本位线RBO至RB3处的电势降低至L电平。类似地，副本单元RCl和RC3基于字线WLl的激活将副本位线RBO至RB3处的电势降低至L电平。
[0153]副本位线RBO至RB3被耦接至位线电势检测电路RBD。位线电势检测电路RBD检测副本位线RBO至RB3处的电势，并且输出具有与该检测结果对应的电平的检测信号RDS。
[0154]副本位线RBO至RB3处的电势以与保持在存储单元C000至COOl中的电平对应的位线处的电势类似的方式来变化。因此，字线驱动器21和22响应于基于表示副本位线RBO至RB3处的电势的检测结果的检测信号RDS而产生的电平调节信号WLC来将字线WLO和WLl的电压从电压VDl (VDl=VDD-a )变化至高电势电压VDD。因此，存储单元C000和COOl的数据破坏被防止。并且在写操作中恰当地执行数据的写入。
[0155]位线电势检测电路RBD输出具有与副本位线RBO至RB3处的电势对应的电平的检测信号RDS。因此相比第一实施方式，被选择访问的位线对BOO和xBOO以及位线对BOl和xBOl中的寄生元件减少。因此位线的寄生负载能力被减小，并且对位线进行预充电所需的电流量(即半导体存储器件IOb中的功耗)减小。
[0156]位线电势检测电路RBD被耦接至4个副本位线RBO至RB3。因此，即使在一些副本单元RCO至RC3中出现故障，副本位线中的电势变化还是被检测到。
[0157]现将参考图12至图14描述第四实施方式。
[0158]根据第四实施方式的半导体存储器件IOc的示意性配置类似于第三实施方式的半导体存储器件10b。相同的附图标记被赋予与第三实施方式中的半导体存储器件IOb的对应组件类似的那些组件。将不再详细描述这样的组件。
[0159]如图12所示，位线电势检测电路RBDa包括3个晶体管T71至T73。晶体管T71例如是P沟道MOS晶体管，并且晶体管T72和T73例如是N沟道MOS晶体管。晶体管T71的源极端子被耦接至电源线VDD，并且晶体管T71的漏极端子被耦接至晶体管T72的漏极端子。晶体管T72的源极端子被耦接至晶体管T73的漏极端子，并且晶体管T73的源极端子被耦接至电源线VSS。晶体管T71和T72的栅极端子被耦接至副本位线RBO和RB3。
[0160]晶体管T73的栅极端子和漏极端子被彼此耦接。以此方式耦接的晶体管T73根据晶体管T73的阈值电压将晶体管T72的源极端子电压设置成高于低电势电压VSS的电压VSl0因此，晶体管T72的驱动能力变得比当晶体管T72的源极端子耦接至电源线VSS时小。位线电势检测电路RBDa输出H电平的检测信号RDS的时刻因此早于图9所示的位线电势检测电路RBD输出H电平的检测信号RDS的时刻。即，检测副本位线RBO至RB3从作为预充电电平的第一电势(在本示例中为H电平)到第二电势(在本示例中为L电平)的电势变化的位线电势检测电路RBDa的检测灵敏度高于图9所示的位线电势检测电路RBD。在第四实施方式中，晶体管T72用作第一晶体管，并且晶体管T73用作第二晶体管。[0161]字线电压调节电路31c包括晶体管T81至T83。晶体管T81例如是P沟道MOS晶体管，并且晶体管T82和T82是例如N沟道MOS晶体管。晶体管T81的源极端子被耦接至电源线VDD，并且晶体管T81的漏极端子被耦接至晶体管T82的漏极端子。晶体管T82的源极端子被耦接至晶体管T83的漏极端子，并且晶体管T83的源极端子被耦接至电源线VSS。检测信号RDS被提供给晶体管T81和T82的栅极端子。
[0162]字线控制信号WCA被提供给晶体管T83的栅极端子。字线控制信号WCA由图1所示的第二解码器13来提供。第二解码器13合成(例如，逻辑和合成)与字线WLO和WLl对应的字线控制信号WCO和WCl以生成字线控制信号WCA。在本示例中，当字线控制信号WCO和WCl之一具有H电平时，第二解码器13输出H电平的字线控制信号WCA。
[0163]晶体管T83通过H电平的字线控制信号WCA来接通，并且通过L电平的字线控制信号WCA来关断。因此，字线电压调节电路31c与字线WLO和WLl之一的激活同步地被激活。经激活的字线电压调节电路31c输出具有检测信号RDS的电平的逻辑反转电平的电平调节信号WLC。字线电压调节电路31c是响应于字线控制信号WCA被激活或禁用的倒相电路。
[0164]关断的晶体管83防止了字线电压调节电路31c中的直通电流。如上所述，位线电势检测电路RBDa包括低电势侧的二极管耦接式晶体管T73。因此，检测信号RDS降低至比低电势电压VSS高的电压VSl的电平。通过使用L电平(低电势电压VSS)的字线控制信号WCA关断晶体管T83来防止由于检测信号RDS导致的直通电流流经字线电压调节电路31c的N沟道MOS晶体管。在第四实施方式中，晶体管T82用作第三晶体管，并且晶体管T83用作第四晶体管。
[0165]现将参考图13描述读取操作。在图13中，沿着水平方向延伸的虚线表示低电势电压VSS的电平。
[0166]当字线控制信号WCO被设置成H电平时，字线驱动器21将字线WLO设置成电压VDl的电平。
[0167]在耦接至字线WLO的存储单元C000中，访问晶体管Tl和T2通过电压VDl来接通。因此，位线对BOO和xBOO处的电势根据保持在存储单元C000的两个存储节点NI和N2(参见图12)处的数据来变化。在该情况下，字线WLO处的电势为小于高电势电压VDD的电压VDl的电平，并且存储单元的C000的读取电流受限。因此，存储单元C000的保持数据不改变。
[0168]类似地，在耦接至字线WLO的存储单元COOl中，访问晶体管Tl和T2通过电压VDl来接通。位线对BOl和xBO I处的电势因此根据保持在存储单元COOl的两个存储节点NI和N2处的数据来变化。在该情况下，字线WLO处的电势为小于高电势电压VDD的电压VDl的电平，并且存储单元COOl的读电流受限。因此，存储单元COOl的保持数据不改变。
[0169]当副本位线RBO至RB3的电势差变得小于给定值时，位线电势检测电路RBDa输出H电平的检测信号RDS。在位线电势检测电路RBDa中，晶体管T72的驱动能力被设置成小于第三实施方式。因此，检测信号RDS的电平在早于第三实施方式(在图13中用虚线来表示)的时刻上升。此外，字线电压调节电路31c响应于H电平的检测信号RDS在早于第三实施方式(在图13中用虚线表示)的时刻输出L电平的电平调节信号WLC。
[0170]字线驱动器21将字线WLO处的电势从电压VDl的电平上升至高电势电压VDD的电平。在该情况下，位线对BOO和xBOO的电势差足够并且大于或等于被设置成不反转存储单元COOO的保持数据的充分电势差的给定值。位线对BOO和xBOO处的电势对应于存储单元C000的保持数据。因此，存储单元C000的保持数据不改变。类似地，位线对BOl和xBOl的电势差足够并且大于或等于给定值。位线对BOl和xBOl处的电势对应于存储单元C001的保持数据。因此，存储单元C001的保持数据不改变。
[0171]然后，当读出放大器控制信号SAE被设置成H电平时，读出放大器SAO放大作为选择列的位线对B00和xBOO的电势差。读出放大器SAO输出与位线对B00和xBOO处的电势对应的输出数据D00。
[0172]现将参考图14来描述写操作。在图14中，沿着水平方向延伸的虚线表示低电势电压VSS的电平。
[0173]如图14所示，当写放大器控制信号WAE被设置成H电平时，作为选择列的位线对B00和xBOO处的电势由写放大器WAO根据输入数据DIO改变至高电势电压VDD的电平和低电势电压VSS的电平。
[0174]然后，当字线控制信号WCO被设置成H电平时，字线WLO处的电势被设置成电压VDl的电平，并且数据的写入在耦接至字线WLO以及位线对B00和xBOO的存储单元C000中开始。
[0175]作为非选择列的位线对BOl和xBOl处的电势根据被耦接至字线WLO的存储单元C001的保持数据来变化。在该情况下，字线WLO处的电势为小于高电势电压VDD的电压VDl的电平，并且存储单元C001的读电流以与读操作的类似方式受限。因此，存储单元C001的保持数据不改变。
[0176]当副本位线RBO至RB3处的电势变得小于给定值时，位线电势检测电路RBDa输出H电平的检测信号RDS。在位线电势检测电路RBDa中，晶体管T72的驱动能力被设置成小于第三实施方式。因此，检测信号RDS的电平在早于第三实施方式(在图14中用虚线表示)的时刻处上升。
[0177]字线电压调节电路31c响应于H电平的检测信号RDS来输出L电平的电平调节信号WLC。字线驱动器21然后将字线WLO处的电势从电压VDl的电平上升至高电势电压VDD的电平。这将选择列的存储单元C000转换至适于写入的状态，并且数据的写入完成。
[0178]在该情况下，位线对BOl和xBOl的电势差足够并且大于或等于被设置成不反转存储单元C001的保持数据的足够电势差的给定值。位线对BOl和XBOl处的电势对应于存储单元C001的保持数据。因此，存储单元C001的保持数据不改变。
[0179]第四实施方式除了具有第三实施方式的优点以外还具有以下优点。
[0180]位线电势检测电路RBDa包括耦接在栅极端子被耦接至副本位线RBO至RB3的晶体管T72与电源线VSS之间的晶体管T73。晶体管T73为二极管耦接式。换言之，晶体管T73的栅极端子和漏极端子彼此耦接。晶体管73根据晶体管T73的阈值电压将晶体管T72的源极端子电压设置成高于低电势电压VSS的电压VS1。因此，晶体管T72的驱动能力相比晶体管T72的源极端子被耦接至电源线VSS (参见图9)的情况变小。因此，位线电势检测电路RBDa以高检测灵敏度来检测副本位线RBO至RB3的电势从H电平的L电平的变化。
[0181]相比第三实施方式，位线电势检测电路RBDa根据副本位线的电势差输出H电平的检测信号RDS的时刻变得较早。S卩，从字线WLO和WLl的控制开始到副本位线处的电势被检测到的时间变短。因此，字线控制信号WCO和WCl的脉冲宽度变短。副本位线RBO至RB3由预充电电路RPCO和RPCl预充电至高电势电压VDD的电平。因此，字线控制信号WCO和WCl的较短脉冲宽度(即字线WLO和WLl的较短驱动时间)降低了副本位线RBO至RB3中的电势变化，即，减小了副本位线RBO至RB3的电势降。因此，用于预充电副本位线RBO至RB3所需的电流量变小，并且抑制了功耗。
[0182]字线电压调节电路31c包括耦接在栅极被提供有检测信号RDS的晶体管T82与电源线VSS之间的晶体管T83。字线控制信号WCA被提供给晶体管T83的栅极端子。当与字线WLO和WLl对应的字线控制信号WCO和WCl之一具有H电平时，字线控制信号WCA被设置为H电平。因此，通过使用字线控制信号WCA关断晶体管T83来防止字线电压调节电路31c中的直通电流。
[0183]对本领域技术人员应当很明显的是，在不偏离本发明的范围的前提下可以以许多其他具体形式来实施本发明。具体地，应当理解可以以下形式来实施本发明。
[0184]在第一实施方式和第二实施方式中，耦接至位线对的位线电势检测电路的数量是可以改变的。例如，在包括三个或更多个位线对的存储阵列中，位线电势检测电路可以被耦接到至少两个位线对。在这样的配置中，例如，当耦接至位线电势检测电路的两个位线对中的至少任意一个是非选择列时，可以以与第一实施方式和第二实施方式类似的方式来抑制存储单元的数据破坏。此外，可以用写操作将数据写入存储单元中。还可以减小半导体存储器件中的功耗。
[0185]在第三和第四实施方式中，耦接至位线电势检测电路RBD和RBDa的副本位线的数
量可以改变。
[0186]在以上每个实施方式中，在字线(例如WL0)的电势(即字线驱动器21和22中每个的输出电压)从电压VDl (第一电压)改变至电压VDD (第二电压)之后，读出放大器控制信号SAE被激活以操作读出放大器SA0。然而，即使在字线的电势被改变至电压VDD之前，读出放大器SAO也可以执行读取操作，只要输出到数据总线DBO和反转数据总线xDBO的信号具有给定幅度。
[0187]本文所引用的所有示例和条件性语言意在于教示目的以帮助读者理解本发明的原理和发明人所贡献的促进本领域技术的概念，并且被理解为不对这样具体列举的示例和条件构成限制，而且本说明书中的这些示例的组织也与本发明的优势和劣势的说明无关。尽管详细地描述了本发明的实施方式，但是应当理解在不偏离本发明的精神和范围的情况下可以对本发明做出各种变化、替换以及变更。
【权利要求】
1.一种半导体存储器件，包括: 多个字线； 与所述多个字线交叉的多个位线对； 与所述多个字线和所述多个位线对交叉的位置对应地设置的多个存储单元； 与所述多个字线之一对应地设置的字线驱动器，其中所述字线驱动器输出第一电压或高于所述第一电压的第二电压； 与所述多个位线对中的至少一个位线对对应地设置的电势检测电路，其中所述电势检测电路检测所述至少一个位线对处的电势并且生成检测信号； 字线电压调节电路，其根据来自所述电势检测电路的所述检测信号来将所述字线驱动器的输出电压从所述第一电压改变至所述第二电压；以及 读出放大器，其对所述多个位线对中的所选择用于访问的一个位线对的电势差进行放大。
2.根据权利要求1所述的半导体存储器件，其中， 所述多个存储单元中的每个存储单元包括保持不同电平的两个存储节点，并且基于提供给所述多个字线中的相应的一个字线的所述第一电压、根据由所述两个存储节点保持的电平来改变所述多个位线对中的相应的一个位线对处的电势；以及 所述电势检测电路根据所述相应的位线对的电势差来生成所述检测信号。`
3.根据权利要求1所述的半导体存储器件，其中， 所述电势检测电路是耦接至所述多个位线对的多个电势检测电路之一； 所述字线电压调节电路基于由所述多个电势检测电路生成的多个检测信号来生成电平调节信号；以及 所述字线驱动器基于所述电平调节信号来改变所述多个字线中的相应的一个字线的电压。
4.根据权利要求1所述的半导体存储器件，其中， 所述存储单元包括: 包括保持不同电平的两个存储节点的储存单元，以及 副本单元，其基于提供给所述多个字线中的相应的一个字线的所述第一电压来将所述多个位线对中的相应的一个位线对处的电势从第一电势降低； 所述读出放大器对所选择用于访问所述储存单元的所述位线对的电势差进行放大；以及 所述电势检测电路根据耦接至所述副本单元的至少一个副本位线的电势来生成所述检测信号。
5.根据权利要求4所述的半导体存储器件，其中， 所述字线电压调节电路基于耦接至所述至少一个副本位线的所述电势检测电路的所述检测信号来生成电平调节信号；以及 所述字线驱动器基于所述电平调节信号来改变所述多个字线中的相应的一个字线的电压。
6.根据权利要求1至5中任一项所述的半导体存储器件，其中， 所述电势检测电路包括:耦接至所述多个位线对之一的第一晶体管；以及 耦接在所述第一晶体管与低电势电源线之间的第二晶体管，其中所述第二晶体管是二极管耦接式晶体管。
7.根据权利要求1至5中任一项所述的半导体存储器件，其中， 所述字线电压调节电路包括: 第三晶体管，其响应于所述电势检测电路的所述检测信号来操作，以及第四晶体管，其耦接在所述第三晶体管与低电势电源线之间，其中所述第四晶体管响应于与所述字线驱动器的激活对应的控制信号来操作。
8.一种用于控制半导体存储器件的方法，所述半导体存储器件包括与多个字线和多个位线对交叉的位置对应地设置的多个存储单元，所述方法包括: 以第一电压驱动所述多个字线中的一个字线； 检测所述多个位线对中的至少一个位线对的电势并且生成检测信号； 根据所述检测信号将所述多个字线中的所述一个字线的驱动电压从所述第一电压改变至高于所述第一电压的第二电压；以及 对所述多个位线对中的所选择用于访问的一个位线对的电势差进行放大。
【文档编号】G11C11/413GK103632716SQ201310359006
【公开日】2014年3月12日 申请日期:2013年8月16日 优先权日:2012年8月21日
【发明者】小泽敬 申请人:富士通半导体股份有限公司