存储器芯片和包括存储器芯片的半导体封装体的制作方法
【专利摘要】一种存储器芯片包括：数据处理块，适用于将输入的数据串行并行转换，以及适用于将要输出的数据并行串行转换；写入数据传送单元，适用于将通过数据处理块串行并行转换的数据传送至写入数据层间通道；写入数据接收单元，适用于接收来自写入数据层间通道的数据，所述数据要写入核心区；读取数据接收单元，适用于接收来自读取数据层间通道的数据，所述数据要通过数据处理块来并行串行转换；以及读取数据传送单元，适用于将从核心区读取的数据传送至读取数据层间通道。
【专利说明】存储器芯片和包括存储器芯片的半导体封装体
[0001]相关申请的交叉引用
[0002]本申请要求2013年5月28日提交的申请号为10-2013-0060301的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及存储器芯片和包括多个存储器芯片的半导体封装体。
【背景技术】
[0004]根据近来的趋势，在很多电子系统中用作存储器件的半导体存储器的容量和速度一直在提高。此外，已经试图在更小的面积中安装具有更大容量的存储器并有效地驱动存储器。
[0005]为了提高存储器的集成度，开始应用包括层叠有多个存储器芯片的三维(3D)结构，而取代现有的二维(2D)结构。由于需要具有高集成度和高容量的存储器，所以3D层叠结构的存储器芯片可以用来增大容量并且减小半导体芯片尺寸，由此改善集成度。
[0006]作为3D层叠结构，可以应用穿通硅通孔(TSV)结构。TSV结构被认为是一种可替换的选择，用于克服传输速度根据离模块上的控制器的距离而减小、数据带宽的易损性、以及传输速度根据封装体的变化因素而降低。TSV结构包括经由多个存储器芯片形成的路径和形成在所述路径中以执行层叠芯片之间的通信的电极。
【发明内容】
[0007]各种实施例针对如下一种技术:能够经由设定来控制多个存储器芯片操作为主芯片还是从芯片，同时层叠在一个封装体中的这些存储器芯片具有相同的配置。
[0008]在一个实施例中，一种存储器芯片可以包括:数据处理块，所述数据处理块适用于将输入的数据串行并行转换，以及将要输出的数据并行串行转换；写入数据传送单元，所述写入数据传送单元适用于将通过数据处理块串行并行转换的数据传送至写入数据层间通道；写入数据接收单元，所述写入数据接收单元适用于接收来自写入数据层间通道的数据，所述数据要写入到核心区；读取数据接收单元，所述读取数据接收单元适用于接收来自读取数据层间通道的数据，所述数据要通过数据处理块来并行串行转换；以及读取数据传送单元，所述读取数据传送单元适用于将从核心区读取的数据传送至读取数据层间通道。数据处理块、写入数据传送单元以及读取数据接收单元的使能取决于存储器芯片被设定成主芯片还是从芯片。
[0009]在根据本发明的一个实施例中，一种存储器芯片可以包括:地址接口单元，所述地址接口单元适用于将输入的地址传送至地址层间通道；命令接口单元，所述命令接口单元适用于将输入的命令传送至命令层间通道；以及时钟接口单元，所述时钟接口单元适用于将输入的时钟传送至时钟层间通道。地址接口单元、命令接口单元、以及时钟接口单元的使能取决于存储器芯片被设定成主芯片还是从芯片。
[0010]在一个实施例中，一种半导体封装体可以包括层叠的多个存储器芯片。存储器芯片中的一个被设定成主芯片，其余的存储器芯片被设定成从芯片，使得设定成主芯片的存储器芯片将从外部输入的写入数据串行并行转换、然后将串行并行转换的数据传送至设定成从芯片的存储器芯片之中的被选中以访问的存储器芯片，以及使得设定成主芯片的存储器芯片将从设定成从芯片的存储器芯片之中的被选中以访问的存储器芯片中读取的数据并行串行转换、然后将并行串行转换的数据输出至外部。
【专利附图】
【附图说明】
[0011]图1是根据本发明的一个实施例的存储系统的图。
[0012]图2是根据本发明的一个实施例的存储器芯片的配置图。
[0013]图3是说明根据本发明的一个实施例的层叠在半导体封装体中的存储器芯片中的数据传输路径的图。
[0014]图4是说明根据本发明的一个实施例的层叠在半导体封装体中的存储器芯片中的地址、时钟、命令以及芯片地址的传输路径的图。
【具体实施方式】
[0015]下面将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记在本发明的各个附图和实施例中直接对应于相似的编号部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。
[0016]图1是根据本发明的一个实施例的存储系统的图。
[0017]参见图1，存储系统包括半导体封装体100和存储器控制器190，所述半导体封装体100包括多个存储器芯片110至140，所述存储器控制器190用于控制半导体封装体100。
[0018]存储器控制器190可以将命令CMD、地址ADD、芯片地址CHIP_ADD、以及时钟CLK传送至半导体封装体100，并且与半导体封装体100交换数据DQ和数据选通信号DQS。在图1中，通道CMD、ADD、CHIP_ADD、CLK, DQ以及DQS中的每个被示出为一个传输线，但是也可以包括多个传输线。命令CMD是指表示存储器控制器190命令存储器芯片110至140执行操作的信号。
[0019]命令CMD可以包括:芯片选择信号CS、激活信号ACT、行地址选通信号RAS、列地址选通信号CAS、写入使能信号WE、时钟使能信号CKE等。存储器控制器190经由CMD来命令存储器芯片执行操作的实例可以包括:激活操作、读取操作、写入操作、预充电操作、刷新操作等。
[0020]芯片地址CHIP_ADD是指用于在半导体封装体100的存储器芯片110至140之中指定要访问或者要执行读取或写入操作的存储器芯片的信号，地址ADD是指用于在选中的存储器芯片内部指定要访问的存储器单元的位置的信号。在图1中，芯片地址CHIP_ADD和地址ADD是单独示出的。然而，地址ADD的一部分(例如，较高的2个比特)也可以用作芯片地址。
[0021]时钟CLK从存储器控制器190提供到半导体封装体100，用于半导体封装体100中的存储器芯片I1至140的同步操作。用于选通数据DQ的数据选通信号DQS在写入操作期间从存储器控制器190传送至半导体封装体100，以及在读取操作期间从半导体封装体100传送至存储器控制器190。S卩，数据选通信号DQS的传输方向与数据DQ的传输方向一致。时钟CLK和数据选通信号DQS可以采用不同的方式来传送。
[0022]半导体封装体100包括存储器芯片110至140。在存储器芯片110至140之中，一个芯片I1被设定成主芯片，而其它的芯片120至140被设定成从芯片。存储器芯片110至140可以层叠在半导体封装体100中，并且存储器芯片110至140之中的信号传输可以经由层间通道来执行。层间通道可以利用穿通硅通孔(TSV)来形成。存储器控制器190和半导体封装体100经由主芯片110而彼此直接通信，从芯片120至140经由主芯片110与存储器控制器190间接通信。即，存储器控制器190和半导体封装体100之间的通道CMD、ADD、CHIP_ADD、CLK, DQ以及DQS仅与主芯片110连接。
[0023]在写入操作期间，传送至半导体封装体100的写入数据被串行并行转换，然后储存在存储器芯片I1至140之中的选中的存储器芯片的存储器单元中。写入数据被主芯片110处理，然后被传送至选中的存储器芯片(主芯片或从芯片)。在读取操作期间，从存储器芯片110至140之中的选中的存储器芯片读取的数据被并行串行转换，然后传送至存储器控制器190。读取数据被主芯片110处理，然后被传送至存储器控制器190。S卩，在写入和读取操作期间，处理数据的操作、即串行并行转换和并行串行转换是通过主芯片110来执行的。命令CMD、地址ADD、芯片地址CHIP_ADD、以及时钟CLK通过主芯片110来缓冲然后传送至其它的芯片120至140，而不需要单独的过程。
[0024]在本发明的本实施例中，层叠在半导体封装体100中的存储器芯片110至140具有相同的配置。因而，存储器芯片I1至140可以采用相同的方式来制造。然而，根据设定，存储器芯片110至140中的每个可以操作为主芯片或从芯片。以下将对此进行描述。
[0025]图2是根据本发明的一个实施例的存储器芯片的配置图。图2仅说明图1的存储器芯片110至140之中的存储器芯片110，但是其它的存储器芯片120至140也可以采用与存储器芯片110相同的方式来配置。
[0026]主芯片/从芯片设定单元256可以产生用于设定存储器芯片110作为主芯片/从芯片的主芯片/从芯片设定信号MS。主芯片/从芯片设定单元256的主芯片/从芯片设定可以经由存储器芯片110的制造工艺期间的编程操作或者存储器芯片110的复位工艺期间的设定操作来确定。例如，编程操作可以通过切断或者不切断熔丝来执行，设定操作可以包括MS设定。当存储器芯片110被设定成主芯片时，主芯片/从芯片设定信号MS被激活，当存储器芯片110被设定成从芯片时，主芯片/从芯片设定信号MS被去激活。
[0027]数据焊盘201用于接收或输出数据。当存储器芯片110是主芯片时，与存储器控制器190连接的数据通道(图1的DQ)连接至数据焊盘201。然而，当存储器芯片110是从芯片时，没有数据通道与数据焊盘201连接。图2仅说明一个数据焊盘201，但是也可以形成多个数据焊盘201。
[0028]数据输入/输出单元260可以经由数据焊盘201来输入和输出数据。数据输入单元202可以将来自芯片外部的经由数据焊盘201输入的数据缓冲，并且将缓冲的数据传送至锁存器204。锁存器204可以与从建立/保持控制单元208接收的数据选通信号同步地锁存被数据输入单元202缓冲的数据。数据输出单元203可以将数据经由数据焊盘201输出至芯片外部。数据输入/输出单元260的部件在存储器芯片110被设定为主芯片时(MS=高)被使能，以及在存储器芯片110被设定成从芯片时(MS=低)被禁止。当存储器芯片110被设定成从芯片时，没有数据通道与数据焊盘201连接。因而，数据输入/输出单元260不需要操作。
[0029]数据选通焊盘205用于接收或输出数据选通信号。当存储器芯片110是主芯片时，与存储器控制器190连接的数据选通通道(图1的DQS)连接到数据选通焊盘205。然而，当存储器芯片110是从芯片时，没有数据选通通道与数据选通焊盘205连接。图2仅说明一个数据选通焊盘205，但是也可以形成多个数据选通焊盘205。
[0030]数据选通输入/输出单元264可以经由数据选通焊盘205来输入/输出数据选通信号。数据选通输入单元206可以缓冲经由数据选通焊盘205输入的数据选通信号，并且将缓冲的信号传送至建立/保持控制单元208。建立/保持控制单元208可以控制缓冲的数据选通信号的建立/保持余量，然后将控制的数据选通信号传送至需要数据选通信号的部件204和210。数据选通输出单元207可以经由数据选通焊盘205输出数据选通信号、即由延迟锁定环(DLL)248产生的时钟，所述数据选通信号与经由数据输出单元203输出的数据同步。数据选通输入/输出单元264的部件在存储器芯片110被设定为主芯片时(MS=高)被使能，以及在存储器芯片110被设定成从芯片时(MS=低)被禁止。当存储器芯片110被设定成从芯片时，没有数据选通通道与数据选通焊盘205连接。因而，数据选通输入/输出单元264不需要操作。
[0031]数据处理块262可以将经由数据输入/输出单元260输入的数据(即，写入数据)串行并行转换，以及将要经由数据输入/输出单元输出的数据(即，读取数据)并行串行转换。存储器芯片110在内部同时并行地处理数据，以及串行地将数据传送至存储器芯片110的外部。例如，当经由数据输入/输出单元260传送64个数据时，每8个数据可以与8个线串行对准。在数据处理块的右侧，64个数据可以与64个线一一串行对准然后被传送。串行并行转换单元210可以与从建立/保持控制单元208接收的数据选通信号同步地将从锁存器204接收的写入数据串行并行转换。串行并行转换单元210在写入操作期间使用，并且这可以通过命令译码器247来控制。此外，串行并行转换单元210的操作定时通过写入定时控制单元209来控制。并行串行转换单元211可以与DLL248的输出时钟同步地将从读取数据接收单元221接收的读取数据并行串行转换，并且将转换的数据传送至数据输出单元203。并行串行转换单元211在读取操作期间使用，并且这可以通过命令译码器247来控制。此外，并行串行转换单元211的操作定时通过读取定时控制单元212来控制。数据处理块262的部件210和211在存储器芯片110被设定为主芯片时(MS=高)被使能，以及在存储器芯片110被设定为从芯片时(MS=低)被禁止。
[0032]写入层间通道217用于在各个存储器芯片110至140之间传送写入数据。此外，读取层间通道220用于在各个存储器芯片110至140之间传送读取数据。如本领域众所周知的，写入层间通道217和读取层间通道220可以利用穿通存储器芯片110至140的TSV来形成。
[0033]写入数据传送单元218可以将通过串行并行转换单元210串行并行转换的写入数据传送至写入层间通道217。写入数据传送单元218在存储器芯片110被设定成主芯片时被使能，以及在存储器芯片I1被设定成从芯片时被禁止。写入数据接收单元216可以接收加载到写入层间通道217中的写入数据。写入数据接收单元216在层选择信号SE被激活时而被使能，以及在层选择信号SE被去激活时而被禁止，其中所述层选择信号SE在存储器芯片110被选中以访问时被激活。例如，当存储器芯片110至140中的仅存储器芯片130被选中以访问时，存储器芯片130中的写入数据接收单元216被使能。
[0034]读取数据传送单元219可以将从核心区228读取并且经由数据交换单元226传送的读取数据传送至读取层间通道220。读取数据传送单元219在层选择信号SE被激活时而被使能，以及在层选择信号SE被去激活时而被禁止，其中所述层选择信号SE在存储器芯片110被选中以访问时被激活。例如，当存储器芯片110至140中的仅存储器芯片130被选中以访问时，存储器芯片130的读取数据传送单元219被使能。读取数据接收单元221可以接收加载到读取层间通道220中的读取数据。读取数据接收单元221在存储器芯片110被设定成主芯片时(MS= ‘高’)被使能，以及在存储器芯片110被设定成从芯片时(MS= ‘低’)被禁止。
[0035]数据交换单元226可以控制写入数据接收单元216和核心区228之间的数据交换，以及读取数据传送单元219和核心区228之间的数据交换。用于数据交换单元226的定时控制可以经由写入总线控制单元225和读取总线控制单元227来执行。数据交换单元226在层选择信号SE被激活时而被使能，以及在层选择信号SE被去激活时而被禁止，其中所述层选择信号SE在存储器芯片110被选中以访问时被激活。
[0036]核心区228用于将数据储存在存储器芯片110中。核心区228可以包括存储器的已知部件，诸如单元阵列、行译码器、列译码器、写入驱动器以及感测放大器。核心区228可以与从时钟接收单元240传送的时钟同步地操作。根据命令译码器247的控制，在写入操作期间，核心区228将从数据交换单元226传送的写入数据写入至由从行/列地址发生单元235传送来的地址所指定的位置。此外，核心区228读取由从行/列地址发生单元235传送来的地址所指示的位置中的数据，并且将读取的数据传送至数据交换单元226。核心区228在层选择信号SE被激活时而被使能，以及在层选择信号SE被去激活时而被禁止，其中所述层选择信号SE在存储器芯片110被选中以访问时被激活。
[0037]写入定时控制单元209可以控制串行并行转换单元210的操作定时。在写入命令由命令译码器247识别之后的预定时间内，经由数据焊盘201输入数据。写入定时控制单元209控制串行并行转换单元210的操作定时，使得数据在正确的时间被输入到串行并行转换单元210。此外，写入定时控制单元209控制串行并行转换单元210的操作定时，使得由串行并行转换单元210串行并行转换的数据在正确的时间被传送至写入数据传送单元218。写入定时控制单元209将与数据从串行并行转换单元210传送至写入数据传送单元218的时间点相关的信息传送至写入定时接口单元215。写入定时控制单元209在存储器芯片110被设定成主芯片时(MS= ‘高，)而被使能，以及在存储器芯片110被设定成从芯片时(MS= ‘低’)而被禁止。
[0038]写入定时接口单元215可以将从写入定时控制单元209接收的定时信息传送至写入定时层间通道214。定时信息可以包括与写入数据从串行并行转换单元210传送至写入数据传送单元218的定时有关的信息。写入定时接口单元215在存储器芯片110被设定成主芯片(MS= ‘高，)时被使能，以及在存储器芯片110被设定成从芯片时被禁止。
[0039]写入定时层间通道214用于在各个存储器芯片110至140之间传送写入定时信息。读取定时层间通道223用于在各个存储器芯片110至140之间传送读取定时信息。写入定时层间通道214和读取定时层间通道223可以利用穿通存储器芯片110至140的TSV来形成。
[0040]写入定时接收单元213可以接收加载到写入定时层间通道214中的定时信息，并且将接收的信息传送至写入总线控制单元225。写入定时接收单元213在层选择信号SE被激活时而被使能，以及在层选择信号SE被去激活时而被禁止，其中层选择信号SE在存储器芯片110被选中以访问时被激活。
[0041]写入总线控制单元225可以利用从写入定时接收单元213接收的定时信息来控制数据交换单元226的从写入数据接收单元216至核心区228的数据传送定时。从写入定时接收单元213接收的定时信息可以包括与数据从串行并行转换单元210传送至写入层间通道217的定时有关的信息。因而，当使用定时信息时，可以正常地控制写入数据的传送定时。写入总线控制单元225在层选择信号SE被激活时而被使能，以及在层选择信号SE被去激活时而被禁止，其中层选择信号SE在存储器芯片110被选中以访问时被激活。写入总线控制单元225通过命令译码器247来控制，并且与时钟同步地操作。写入总线控制单元225在层选择信号SE被激活时而被使能，以及在层选择信号SE被去激活时而被禁止，其中层选择信号SE在存储器芯片110被选中以访问时被激活。
[0042]读取总线控制单元227可以控制数据交换单元226的从核心区228至读取数据传送单元219的数据传送定时。读取总线控制单元227计算从读取命令被命令译码器247识别的时间点至从核心区228读取数据的时间点的时间，使得数据传输在正确的定时处执行。此外，读取总线控制单元227将与读取数据从数据交换单元226传送至读取数据传送单元219的定时有关的信息传送至读取定时接口单元222。读取总线控制单元227可以通过命令译码器247来控制，并且与时钟同步地操作。读取总线控制单元227在层选择信号SE被激活时而被使能，以及在层选择信号SE被去激活时而被禁止，其中层选择信号SE在存储器芯片110被选中以访问时被激活。
[0043]读取定时接口单元222可以将从读取总线控制单元227接收的定时信息传送至读取定时层间通道223。定时信息可以包括与读取数据从数据交换单元226传送至读取数据传送单元219的定时有关的信息。读取定时接口单元222在层选择信号SE被激活时而被使能，以及在层选择信号SE被去激活时而被禁止，其中层选择信号SE在存储器芯片110被选中以被访问时被激活。
[0044]读取定时接收单元224可以接收加载到读取定时层间通道223中的定时信息，并且将接收的信息传送至读取定时控制单元212。读取定时接收单元224在存储器芯片110被设定成主芯片时(MS=‘高’)而被使能，以及在存储器芯片110被设定成从芯片时(MS=If)而被禁止。
[0045]读取定时控制单元212可以控制并行串行转换单元211的操作定时。读取定时控制单元212利用从读取定时接收单元224接收的定时信息来控制数据从读取数据接收单元221传送至并行串行转换单元211的定时，并且在读取命令由命令译码器244识别之后的预定时间内控制数据从并行串行转换单元211传送至数据输出单元203。读取定时控制单元212在存储器芯片110被设定成主芯片时(MS= ‘高’)而被使能，并且在存储器芯片110被设定成从芯片时(MS= ‘低’)而被禁止。
[0046]地址焊盘229用于接收地址。当存储器芯片110是主芯片时，与存储器控制器190连接的地址通道(图1的ADD)连接至地址焊盘229。然而，当存储器芯片110是从芯片时，没有地址通道与地址焊盘229连接。图1仅说明一个地址焊盘229，但是也可以形成多个地址焊盘229。
[0047]地址接口单元230可以缓冲经由地址焊盘229接收的地址，并且将缓冲的地址传送至地址传送单元231。地址传送单元231可以将从地址接口单元230接收的地址传送至地址层间通道232。地址层间通道232用于在各个存储器芯片110至140之间传送地址，并且可以利用穿通存储器芯片110至140的TSV来形成。地址接口单元230和地址传送单元231在存储器芯片110被设定成主芯片时(MS= ‘高’)而被使能，以及在存储器芯片110被设定成从芯片时(MS= ‘低’)而被禁止。地址接收单元233可以接收加载到地址层间通道232中的地址。地址接收单元233可以在全部的层叠存储器芯片110至140中都被使能。
[0048]时钟焊盘236用于接收时钟。当存储器芯片110是主芯片时，与存储器控制器190连接的时钟通道(图1的CLK)连接至时钟焊盘236，但是当存储器芯片110是从芯片时，没有时钟通道与时钟焊盘236连接。图2仅说明一个时钟焊盘236，但是也可以形成多个时钟焊盘236。
[0049]时钟接口单元237可以缓冲经由时钟焊盘236输入的时钟，并且将缓冲的时钟传送至时钟传送单元238。时钟传送单元238可以将从时钟接口单元237接收的时钟传送至时钟层间通道239。时钟层间通道239用于在各个存储器芯片110至140之间传送时钟，并且可以利用穿通存储器芯片110至140的TSV来形成。时钟接口单元237和时钟传送单元238在存储器芯片110被设定成主芯片时(MS= ‘高’)而被使能，以及在存储器芯片110被设定成从芯片时(MS= ‘低’)而被禁止。时钟接收单元240可以接收加载到时钟层间通道239中的时钟。时钟接收单元240可以在全部的层叠存储器芯片110至140中都被使能。通过时钟接收单元240接收的时钟传送至存储器芯片110中的各个部件。
[0050]命令焊盘241用于接收命令。当存储器芯片110是主芯片时，与存储器控制器190连接的命令通道(图1的CMD)连接至命令焊盘241，但是当存储器芯片110是从芯片时，没有命令通道与命令焊盘241连接。图2仅说明一个命令焊盘241，但是也可以形成多个命令焊盘241。
[0051]命令接口单元242可以缓冲经由命令焊盘241接收的命令，并且将缓冲的命令传送至命令传送单元243。命令传送单元243可以将从命令接口单元242接收的命令传送至命令层间通道244。命令层间通道244用于在各个存储器芯片110至140之间传送命令，并且可以利用穿通存储器芯片110至140的TSV来形成。命令接口单元242和命令传送单元243在存储器芯片110被设定成主芯片时(MS= ‘高’)而被使能，以及在存储器芯片110被设定成从芯片时(MS= ‘低’)而被禁止。命令接收单元245可以接收加载到命令层间通道244中的命令。命令接收单元245可以在全部的层叠存储器芯片110至140中都被使能。
[0052]芯片地址焊盘249用于接收芯片地址。当存储器芯片110是主芯片时，与存储器控制器190连接的芯片地址通道(图1的CHIP_ADD)连接至芯片地址焊盘249，但是当存储器芯片110是从芯片时，没有芯片地址通道与芯片地址焊盘249连接。图2仅说明一个芯片地址焊盘249，但是也可以形成多个芯片地址焊盘249。
[0053]芯片地址接口单元250可以缓冲经由芯片地址焊盘249输入的芯片地址，并且将缓冲的芯片地址传送至芯片地址传送单元251。芯片地址传送单元251可以将从芯片地址接口单元250接收的芯片地址传送至芯片地址层间通道252。芯片地址层间通道252用于在各个存储器芯片110至140之间传送芯片地址，并且可以利用穿通存储器芯片110至140的TSV来形成。芯片地址接口单元250和地址传送单元251在存储器芯片110被设定成主芯片时(MS= ‘高’)而被使能，以及在存储器芯片110被设定成从芯片时(MS= ‘低’)而被禁止。芯片地址接收单元253可以接收加载到芯片地址层间通道252中的芯片地址。芯片地址接收单元253可以在全部的层叠存储器芯片110至140中都被使能。
[0054]芯片地址锁存单元254可以与时钟同步地锁存由芯片地址接收单元253接收的芯片地址。层选择信号发生单元255可以将芯片地址译码，并且产生层选择信号SE。当基于芯片地址译码所获得的结果而选中以访问相应的存储器芯片时，层选择信号SE被激活。例如，当基于芯片地址而选中以访问存储器芯片110至140中的存储器芯片120时，存储器芯片120的层选择信号SE被激活，并且其它的存储器芯片110、130以及140的层选择信号SE被去激活。
[0055]地址锁存单元234可以与时钟同步地锁存由地址接收单元233接收的地址。行/列地址发生单元235将由地址锁存单元234锁存的地址分成行地址和列地址。输入的是命令基于行的操作(例如，激活操作)的地址被划分成行地址，而输入的是命令基于列的操作(例如，读取或写入操作)的地址被划分成列地址。由行/列地址发生单元235划分的地址被传送至存储器芯片中的需要地址的各个部件。
[0056]命令锁存单元246可以与时钟同步地锁存由命令接收单元245接收的命令。命令译码器247可以将由命令锁存单元246锁存的命令译码并且识别各种命令。由于存储器芯片110的内部部件的操作是根据存储器芯片110所被命令来执行的操作而改变的，所以通过命令译码器247来控制存储器芯片110的各个内部部件。
[0057]DLL248可以利用从时钟接收单元240接收的时钟来产生内部时钟。通过DLL248产生的内部时钟用于对准读取数据。内部时钟变成从存储器芯片110经由数据选通输出单元207输出至外部的数据选通信号。DLL248在存储器芯片110被设定成主芯片时(MS=‘高’)而被使能，以及在存储器芯片110被设定成从芯片时(MS= ‘低’)而被禁止。
[0058]图3是说明层叠在半导体封装体100内的存储器芯片110和120中的数据传输路径的图。各个存储器芯片具有与图2相同的配置。图3进一步示出了两个存储器芯片110和120层叠在半导体封装体100中。存储器芯片110被设定成主芯片，存储器芯片120被设定成从芯片。存储器芯片120在读取或写入操作期间被芯片地址选中以被访问。存储器芯片110中的主芯片/从芯片设定信号MSl和层选择信号SEl分别具有高电平和低电平(MSl= ‘高’，SE1= ‘低’)，存储器芯片120中的主芯片/从芯片设定信号MS2和层选择信号SE2分别具有低电平和高电平(MS2= ‘低’，SE2= ‘高’)。在下文中，将分别描述写入操作期间的数据传输路径和读取操作期间的数据传输路径。在图3中，由深色表示的部件指示被禁止的部件。
[0059]在写入操作期间，经由设定成主芯片的存储器芯片110的数据焊盘201a输入的写入数据经由数据输入单元202a、锁存器204a、串行并行转换单元210a以及写入数据传送单元218a加载到写入数据层间通道217中。经由设定为主芯片的存储器芯片110的数据选通焊盘205a输入以选通写入数据的数据选通信号经由数据选通输入单元206a和建立/保持控制单元208a传送至锁存器204a和串行并行转换单元210a。此外，用于控制写入定时的信息经由写入定时控制单元209a和写入定时接口单元215a加载到写入定时层间通道214中。
[0060]加载到写入数据层间通道217中的写入数据经由被选中以访问或被选中以执行写入操作的存储器芯片120的写入数据接收单元216b和数据交换单元226b传送至核心区228b。核心区228b储存接收的写入数据。加载到写入定时层间通道214中的定时信息经由写入定时接收单元213b传送至写入总线控制单元225b，并且写入总线控制单元225b利用传送的定时信息来控制数据交换单元226b的定时。
[0061]S卩，经由主存储器芯片110的数据焊盘201a输入的写入数据通过主存储器芯片110来串行并行转换，然后被传送并储存在被选中以访问的存储器芯片120中。
[0062]在读取操作期间储存在被选中以访问或者被选中以执行读取操作的存储器芯片120的核心区228b中的读取数据经由数据交换单元226b和读取数据传送单元21%加载到读取数据层间通道220中。用于控制读取定时的信息也从读取总线控制单元227b经由读取定时接口单元222b加载到读取定时层间通道223中。
[0063]通过设定成主芯片的存储器芯片110的读取数据接收单元221a、并行串行转换单元211a以及数据输出单元203a将加载到读取数据层间通道220中的读取数据经由数据焊盘201a输出至外部。加载到读取定时层间通道223中的定时信息经由存储器芯片110的读取定时接收单元224a传送至读取定时控制单元212a，并且读取定时控制单元212a利用此信息来控制并行串行转换单元211a的定时。此外，通过数据选通输出单元207a将DLL248a所产生的时钟经由数据选通焊盘205a输出至外部。
[0064]S卩，从被选中以执行读取操作的存储器芯片120的核心区228b中读取的数据传送至主存储器芯片110。然后，读取数据通过主存储器芯片110来并行串行转换，并输出至外部。
[0065]图4是说明层叠在半导体封装体100中的存储器芯片110和120中的地址、时钟、命令以及芯片地址的传输路径的图。为了便于描述，图3说明两个芯片110和120层叠在半导体封装体100中。存储器芯片110被设定成主芯片，而存储器芯片120被设定成从芯片。在读取或写入操作期间，通过芯片地址来选中以访问存储器芯片120。存储器芯片110中的主芯片/从芯片设定信号MSl和层选择信号SEl分别具有高电平和低电平(MSl=‘高’，SEl= ‘低’)，存储器芯片120中的主芯片/从芯片设定信号MS2和层选择信号SE2分别具有低电平和高电平(MS2= ‘低’，SE2= ‘高’)。在图4中，由深色表示的部件指示被禁止的部件。
[0066]经由被设定成主芯片的存储器芯片110的地址焊盘229a输入的地址经由地址接口单元230a和地址传送单元231a加载到地址层间通道232中。经由被设定成主芯片的存储器芯片110的时钟焊盘236a输入的时钟经由时钟接口单元237a和时钟传送单元238a加载到时钟层间通道239中。经由被设定成主芯片的存储器芯片110的命令焊盘241a输入的命令经由命令接口单元242a和命令传送单元243a加载到命令层间通道244中。经由被设定成主芯片的存储器芯片110的芯片地址焊盘249a输入的芯片地址经由芯片地址接口单元250a和芯片地址传送单元251a加载到芯片地址层间通道252中。
[0067]在被设定成主芯片的存储器芯片110和被设定成从芯片的存储器芯片120中，力口载到地址层间通道232中的地址通过地址接收单元233a和233b来接收，并且被传送至地址锁存单元234a和234b以及行/列地址发生单元235a和235b。在被设定成主芯片的存储器芯片110和被设定成从芯片的存储器芯片120中，加载到时钟层间通道239中的时钟通过时钟接收单元240a和240b来接收，并且被传送至锁存单元234a、234b、240a、240b、254a和254b以及DLL248a和248b。在被设定为主芯片的存储器芯片110和被设定为从芯片的存储器芯片120中，加载到命令层间通道244中的命令通过命令接收单元245a和245b来接收，并且传送至命令锁存单元246a和246b以及命令译码器247a和247b。在被设定为主芯片的存储器芯片110和被设定为从芯片的存储器芯片120中，加载到芯片地址层间通道252中的芯片地址通过芯片地址接收单元253a和253b来接收，并且被传送至芯片地址锁存单元254a和254b以及层选择信号发生单元255a和255b。主芯片/从芯片设定单元256a和256b根据设定来将信号MSl和MS2激活或去激活。
[0068]经由主存储器芯片110的焊盘229a、236a、241a以及249a输入的地址、命令、时钟以及芯片地址经由层间通道232、239、244以及252传送至芯片110和120。
[0069]图3和图4说明本发明的一个实施例，其中，半导体封装体包括两个存储器芯片。然而，根据本发明的一个实施例的半导体封装体可以包括任意数目的存储器芯片，并且可以采用相同的方式来操作。
[0070]在本发明的本实施例中，已经描述了各个芯片产生层选择信号SEl和SE2以及主芯片/从芯片设定信号MSl和MS2。然而，信号SE1、SE2、MS1以及MS2可以通过设定为主芯片的存储器芯片来产生，然后被传送至设定为从芯片的存储器芯片。此外，层选择信号SEl和SE2以及主芯片/从芯片设定信号MSl和MS2可以通过存储器控制器来产生，然后经由单独的通道传送至各个存储器芯片。
[0071]当半导体封装体100仅包括一个存储器芯片(例如，存储器芯片110)时，层选择信号SE和主芯片/从芯片设定信号MS被控制成在存储器芯片110中始终激活。
[0072]根据本发明的实施例，层叠在一个封装体中的多个存储器芯片可以操作为主芯片或从芯片，同时这些存储器芯片具有相同的配置。
[0073]尽管已经出于说明的目的描述了各种实施例，但是对本领域的技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
[0074]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0075]1.一种存储器芯片，包括:
[0076]数据处理块，所述数据处理块适用于将输入的数据串行并行转换，以及适用于将要输出的数据并行串行转换；
[0077]写入数据传送单元，所述写入数据传送单元适用于将通过所述数据处理块串行并行转换的数据传送至写入数据层间通道；
[0078]写入数据接收单元，所述写入数据接收单元适用于接收来自所述写入数据层间通道的数据，所述数据要写入到核心区；
[0079]读取数据接收单元，所述读取数据接收单元适用于接收来自读取数据层间通道的数据，所述数据要通过所述数据处理块来并行串行转换；以及
[0080]读取数据传送单元，所述读取数据传送单元适用于将从所述核心区读取的数据传送至所述读取数据层间通道，
[0081]其中，所述数据处理块、所述写入数据传送单元以及所述读取数据接收单元的使能取决于所述存储器芯片被设定为主芯片还是从芯片。
[0082]2.如技术方案I所述的存储器芯片，其中，所述写入数据接收单元和所述读取数据传送单元的使能取决于所述存储器芯片是否被选中以被访问。
[0083]3.如技术方案2所述的存储器芯片，其中，所述数据处理块包括:
[0084]串行并行转换单元，所述串行并行转换单元适用于将输入的数据串行并行转换；以及
[0085]并行串行转换单元，所述并行串行转换单元适用于将要输出的数据并行串行转换。
[0086]4.如技术方案3所述的存储器芯片，还包括:
[0087]写入定时控制单元，所述写入定时控制单元适用于控制所述串行并行转换单元的操作定时；
[0088]读取定时控制单元，所述读取定时控制单元适用于控制所述并行串行转换单元的操作定时；
[0089]写入定时接口单元，所述写入定时接口单元适用于将所述写入定时控制单元的写入定时信息传送至写入定时层间通道；
[0090]写入定时接收单元，所述写入定时接收单元适用于接收所述写入定时层间通道的写入定时信息；
[0091]读取定时接口单元，所述读取定时接口单元适用于将读取定时信息传送至读取定时层间通道；
[0092]读取定时接收单元，所述读取定时接收单元适用于接收所述读取定时层间通道的读取定时信息，并且将接收的信息传送至所述读取定时控制单元；
[0093]数据交换单元，所述数据交换单元适用于控制所述写入数据接收单元和所述核心区之间的数据交换，以及所述读取数据传送单元和所述核心区之间的数据交换；
[0094]写入总线控制单元，所述写入总线控制单元适用于利用从所述写入定时接收单元传送的写入定时信息来控制所述数据交换单元将数据从所述写入数据接收单元传送至所述核心区的数据传送定时；以及
[0095]读取总线控制单元，所述读取总线控制单元适用于控制所述数据交换单元将数据从所述核心区传送至所述读取数据传送单元的数据传送定时，以及将所述读取定时信息传送至所述读取定时接口单元。
[0096]5.如技术方案4所述的存储器芯片，其中，所述写入定时控制单元、所述读取定时控制单元、所述写入定时接口单元以及所述读取定时接收单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
[0097]6.如技术方案4所述的存储器芯片，其中，所述写入定时接收单元、所述读取定时接收单元、所述数据交换单元、所述写入总线控制单元以及所述读取总线控制单元的使能取决于所述存储器芯片是否被选中以被访问。
[0098]7.如技术方案I所述的存储器芯片，还包括数据选通输入/输出单元，所述数据选通输入/输出单元适用于将经由一个或更多个数据选通焊盘输入的数据选通信号传送至所述数据处理块，以及适用于经由所述一个或更多个数据选通焊盘来输出数据选通信号，
[0099]其中，所述数据选通信号与要输出的数据同步，以及
[0100]其中，所述数据选通输入/输出单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
[0101]8.如技术方案I所述的存储器芯片，还包括:
[0102]地址接口单元，所述地址接口单元适用于将输入的地址传送至地址层间通道；
[0103]命令接口单元，所述命令接口单元适用于将输入的命令传送至命令层间通道；以及
[0104]时钟接口单元，所述时钟接口单元适用于将输入的时钟传送至时钟层间通道。
[0105]9.如技术方案8所述的存储器芯片，其中，所述地址接口单元、所述命令接口单元、以及所述时钟接口单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
[0106]10.如技术方案9所述的存储器芯片，还包括:
[0107]芯片地址接口单元，所述芯片地址接口单元适用于将输入的芯片地址传送至芯片地址层间通道；以及
[0108]层选择信号发生单元，所述层选择信号发生单元适用于将加载到所述芯片地址层间通道中的芯片地址译码，以及适用于产生层选择信号，
[0109]其中，所述芯片地址接口单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
[0110]11.一种存储器芯片，包括:
[0111]地址接口单元，所述地址接口单元适用于将输入的地址传送至地址层间通道；
[0112]命令接口单元，所述命令接口单元适用于将输入的命令传送至命令层间通道；以及
[0113]时钟接口单元，所述时钟接口单元适用于将输入的时钟传送至时钟层间通道，
[0114]其中，所述地址接口单元、所述命令接口单元、以及所述时钟接口单元的使能取决于所述存储器芯片被设定为主芯片还是从芯片。
[0115]12.如技术方案11所述的存储器芯片，还包括:
[0116]芯片地址接口单元，所述芯片地址接口单元适用于将输入的芯片地址传送至芯片地址层间通道；以及
[0117]层选择信号发生单元，所述层选择信号发生单元适用于将加载到所述芯片地址层间通道中的芯片地址译码，以及适用于产生层选择信号，
[0118]其中，所述芯片地址接口单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
[0119]13.如技术方案11所述的存储器芯片，还包括:
[0120]地址锁存单元，所述地址锁存单元适用于与输入的时钟同步地锁存输入的地址；
[0121]命令锁存单元，所述命令锁存单元适用于与输入的时钟同步地锁存输入的命令；
[0122]命令译码器，所述命令译码器适用于将通过所述命令锁存单元锁存的命令译码；
[0123]行/列地址发生单元，所述行/列地址发生单元适用于基于通过所述地址锁存单元锁存的地址来产生行地址和列地址；以及
[0124]延迟锁定环，所述延迟锁定环适用于利用输入的时钟来产生延迟锁定时钟。
[0125]14.如技术方案13所述的存储器芯片，其中，所述延迟锁定环的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
[0126]15.—种半导体封装体，包括:
[0127]层叠的多个存储器芯片，所述存储器芯片中的一个被设定成主芯片而其余的存储器芯片被设定成从芯片，使得设定成主芯片的存储器芯片将从外部输入的写入数据串行并行转换、然后将串行并行转换的数据传送至设定成从芯片的存储器芯片之中的被选中以访问的存储器芯片，以及使得设定成主芯片的存储器芯片将从设定成从芯片的存储器芯片之中被选中以访问的存储器芯片中读取的数据并行串行转换、然后将并行串行转换的数据输出至外部。
[0128]16.如技术方案15所述的半导体封装体，其中，设定成主芯片的存储器芯片将从外部输入的地址、命令以及时钟传送至设定成从芯片的存储器芯片。
[0129]17.如技术方案15所述的半导体封装体，其中，所述存储器芯片中的每个包括:
[0130]数据处理块，所述数据处理块适用于将输入的数据串行并行转换，以及将要输出的数据并行串行转换；
[0131]写入数据传送单元，所述写入数据传送单元适用于将通过所述数据处理块串行并行转换的数据传送至写入数据层间通道；
[0132]写入数据接收单元，所述写入数据接收单元适用于接收来自所述写入数据层间通道的数据，所述数据要写入核心区；
[0133]读取数据接收单元，所述读取数据接收单元适用于接收来自读取数据层间通道的数据，所述数据要通过所述数据处理块来并行串行转换；以及
[0134]读取数据传送单元，所述读取数据传送单元适用于将从所述核心区读取的数据传送至所述读取数据层间通道，
[0135]其中，所述数据处理块、所述写入数据传送单元、以及所述读取数据接收单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
[0136]18.如技术方案17所述的半导体封装体，其中，所述写入数据接收单元和所述读取数据传送单元的使能取决于所述存储器芯片是否被选中以被访问。
[0137]19.如技术方案18所述的半导体封装体，其中，所述数据处理块包括:
[0138]串行并行转换单元，所述串行并行转换单元适用于将输入的数据串行并行转换；以及
[0139]并行串行转换单元，所述并行串行转换单元适用于将要输出的数据并行串行转换。
[0140]20.如技术方案19所述的半导体封装体，其中，所述存储器芯片中的每个还包括:
[0141]写入定时控制单元，所述写入定时控制单元适用于控制所述串行并行转换单元的操作定时；
[0142]读取定时控制单元，所述读取定时控制单元适用于控制所述并行串行转换单元的操作定时；
[0143]写入定时传送单元，所述写入定时传送单元适用于将所述写入定时控制单元的写入定时信息传送至写入定时层间通道；
[0144]写入定时接收单元，所述写入定时接收单元适用于接收所述写入定时层间通道的写入定时信息；
[0145]读取定时传送单元，所述读取定时传送单元适用于将读取定时信息传送至读取定时层间通道；
[0146]读取定时接收单元，所述读取定时接收单元适用于接收所述读取定时层间通道的读取定时信息，以及将接收的信息传送至所述读取定时控制单元；
[0147]数据交换单元，所述数据交换单元适用于控制所述写入数据接收单元和所述核心区之间的数据交换，以及所述读取数据传送单元和所述核心区之间的数据交换；
[0148]写入总线控制单元，所述写入总线控制单元适用于利用从所述写入定时接收单元传送的写入定时信息来控制所述数据交换单元将数据从所述写入数据接收单元传送至所述核心区的数据传送定时；以及
[0149]读取总线控制单元，所述读取总线控制单元适用于控制所述数据交换单元将数据从所述核心区传送至所述读取数据传送单元的数据传送定时，以及将所述读取定时信息传送至所述读取定时传送单元。
【权利要求】
1.一种存储器芯片，包括: 数据处理块，所述数据处理块适用于将输入的数据串行并行转换，以及适用于将要输出的数据并行串行转换； 写入数据传送单元，所述写入数据传送单元适用于将通过所述数据处理块串行并行转换的数据传送至写入数据层间通道； 写入数据接收单元，所述写入数据接收单元适用于接收来自所述写入数据层间通道的数据，所述数据要写入到核心区； 读取数据接收单元，所述读取数据接收单元适用于接收来自读取数据层间通道的数据，所述数据要通过所述数据处理块来并行串行转换；以及 读取数据传送单元，所述读取数据传送单元适用于将从所述核心区读取的数据传送至所述读取数据层间通道， 其中，所述数据处理块、所述写入数据传送单元以及所述读取数据接收单元的使能取决于所述存储器芯片被设定为主芯片还是从芯片。
2.如权利要求1所述的存储器芯片，其中，所述写入数据接收单元和所述读取数据传送单元的使能取决于所述存储器芯片是否被选中以被访问。
3.如权利要求2所述的存储器芯片，其中，所述数据处理块包括: 串行并行转换单元，所述串行并行转换单元适用于将输入的数据串行并行转换；以及 并行串行转换单元，所述并行串行转换单元适用于将要输出的数据并行串行转换。
4.如权利要求3所述的存储器芯片，还包括: 写入定时控制单元，所述写入定时控制单元适用于控制所述串行并行转换单元的操作定时； 读取定时控制单元，所述读取定时控制单元适用于控制所述并行串行转换单元的操作定时； 写入定时接口单元，所述写入定时接口单元适用于将所述写入定时控制单元的写入定时信息传送至写入定时层间通道； 写入定时接收单元，所述写入定时接收单元适用于接收所述写入定时层间通道的写入定时信息； 读取定时接口单元，所述读取定时接口单元适用于将读取定时信息传送至读取定时层间通道； 读取定时接收单元，所述读取定时接收单元适用于接收所述读取定时层间通道的读取定时信息，并且将接收的信息传送至所述读取定时控制单元； 数据交换单元，所述数据交换单元适用于控制所述写入数据接收单元和所述核心区之间的数据交换，以及所述读取数据传送单元和所述核心区之间的数据交换； 写入总线控制单元，所述写入总线控制单元适用于利用从所述写入定时接收单元传送的写入定时信息来控制所述数据交换单元将数据从所述写入数据接收单元传送至所述核心区的数据传送定时；以及 读取总线控制单元，所述读取总线控制单元适用于控制所述数据交换单元将数据从所述核心区传送至所述读取数据传送单元的数据传送定时，以及将所述读取定时信息传送至所述读取定时接口单元。
5.如权利要求4所述的存储器芯片，其中，所述写入定时控制单元、所述读取定时控制单元、所述写入定时接口单元以及所述读取定时接收单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
6.如权利要求4所述的存储器芯片，其中，所述写入定时接收单元、所述读取定时接收单元、所述数据交换单元、所述写入总线控制单元以及所述读取总线控制单元的使能取决于所述存储器芯片是否被选中以被访问。
7.如权利要求1所述的存储器芯片，还包括数据选通输入/输出单元，所述数据选通输入/输出单元适用于将经由一个或更多个数据选通焊盘输入的数据选通信号传送至所述数据处理块，以及适用于经由所述一个或更多个数据选通焊盘来输出数据选通信号， 其中，所述数据选通信号与要输出的数据同步，以及 其中，所述数据选通输入/输出单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
8.如权利要求1所述的存储器芯片，还包括: 地址接口单元，所述地址接口单元适用于将输入的地址传送至地址层间通道； 命令接口单元，所述命令接口单元适用于将输入的命令传送至命令层间通道；以及 时钟接口单元，所述时钟接口单元适用于将输入的时钟传送至时钟层间通道。
9.如权利要求8所述的存储器芯片，其中，所述地址接口单元、所述命令接口单元、以及所述时钟接口单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
10.如权利要求9所述的存储器芯片，还包括: 芯片地址接口单元，所述芯片地址接口单元适用于将输入的芯片地址传送至芯片地址层间通道；以及 层选择信号发生单元，所述层选择信号发生单元适用于将加载到所述芯片地址层间通道中的芯片地址译码，以及适用于产生层选择信号， 其中，所述芯片地址接口单元的使能取决于所述存储器芯片被设定成主芯片还是从芯片。
【文档编号】G11C7/10GK104183256SQ201310461558
【公开日】2014年12月3日 申请日期:2013年9月30日 优先权日:2013年5月28日
【发明者】边相镇 申请人:爱思开海力士有限公司