闪存的擦除方法、读取方法及编程方法
【专利摘要】本发明涉及半导体器件领域，公开了一种闪存的擦除方法、读取方法及编程方法。本发明中，该闪存在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V～12V，位线电位为4V～6V，字线电位为-7V～-10V；在执行读取操作时，设置每个扇区的所述N型阱的电位为VCC，所述被选中进行读取的闪存单元的位线电位为VCC，源线电位为0V；在执行编程操作时，设置被选中编程的闪存单元的位线电位为VCC-6.5V～VCC-4.5V，字线电位为VCC+6V～VCC+9V。通过充分考虑芯片的生产工艺、芯片的电路设计、闪存器件特性、芯片质量以及芯片成本等诸多因素后，制定出了优化的适用于NOR型嵌入式2T?PMOS闪存的擦除、读取和编程条件。
【专利说明】闪存的擦除方法、读取方法及编程方法
【技术领域】
[0001]本发明涉及半导体器件领域，特别涉及一种闪存的擦除、读取和编程技术。
【背景技术】
[0002]嵌入式闪存(EmbeddedFlash Memory)通常以 IP 核(IntellectualPropertyCore,知识产权核)的形式被整合进系统级芯片，比如手机的SIM-card (SIM为SubscriberIdentity Module的缩写,指客户识别模块)芯片、智能银行卡芯片等。由于这一特性,故称为“嵌入式”，以区别于单独闪存(Stand-alone Flash Memory)形成的产品。
[0003]嵌入式闪存阵列通常采用或非型(简称NOR型)架构(如图1所示)，从而保证能够进行随机读取(Random Access)。图1中的BL是Bit Line的简称,通常称为“位线”,用来控制晶体管漏端的电位。WL是Word Line的简称，通常称为“字线”，用来控制晶体管栅极端的电位。SL是Source Line的简称，通常称为“源线”，用来控制晶体管源端的电位。在图1所示的电路架构下，可以通过控制位线、字线和源线的配合，实现对任意一个闪存单元的读取。以 NMOS (Negative channel-Metal-Oxide-Semiconductor, N 型金属氧化物半导体)闪存为例，如果要读取图1中圆圈标记的闪存单元的数据，可以将其对应的字线电位拉高(其余字线接地)，同时把这一闪存单元对应的位线拉高(其余位线接地)，所有源线接地。这样，只有圆圈标记的闪存单元的数据可以输出(其余单元要么栅极电位接地无法开启，要么位线与源线同时接地没有压差)。
[0004]专利号为US5912842的美国专利公开了一种2T PMOS闪存，该闪存存储数据的闪存单兀包括相互串联的选择栅 PMOS (Positive Channel Metal Oxide Semiconductorc,P型金属氧化物半导体)晶体管和具有浮栅的控制栅PMOS晶体管。
[0005]其中，PMOS晶体管是现代超大规模集成电路的基本组成器件。PMOS有四个控制端，分别是栅极端(Gate)、漏端(Drain)、源端(Source)和衬底端(Bulk),通过这四端的电位控制，可以实现晶体管的开启和关闭(对应电流的导通和截止)；选择栅晶体管(SelectGate Transistor)通常与控制栅晶体管串联，共同形成“2T闪存单元”，通过选择栅晶体管，可以选定或者取消对选定固定地址的闪存单元的操作；控制栅晶体管(Control GateTransistor)指通常意义上存储“0/1”的单元，通过具体操作使得该晶体管呈现不同的电学特性(比如不同的阈值电压)，从而代表“O”或“I”;浮栅(Floating Gate)通常嵌入在控制栅晶体管的控制栅和硅衬底之间形成类似三明治结构，在上述嵌入式2T PMOS闪存中，浮栅与控制栅之间采用氧化物-氮化物-氧化物绝缘薄膜隔离、浮栅与硅衬底之间采用氧化物绝缘薄膜隔离，浮栅本身是N型或者P型掺杂的多晶硅，可用来存储电荷，从而改变控制栅PMOS晶体管的电学特性。
[0006]擦除操作通常指在闪存产品中代表“擦除数据”的操作。针对本发明涉及的嵌入式PMOS闪存，编程操作主要是利用沟道FN (Fowler-Nordheim,富雷一诺特海姆，即Fowler和Nordheim两个人的名字的简称)隧穿效应将存储在浮栅中的电子抽出，从而使得控制栅晶体管的阈值电压升高，外部电路在读取时反映为数据“I”。[0007]编程操作通常指在闪存产品中代表“写入数据”的操作。针对本发明涉及的嵌入式PMOS闪存，编程操作主要是利用BBHE (带-带隧穿热电子注入)效应将电子注入浮栅，从而使得控制栅晶体管的阈值电压降低，外部电路在读取时反映为数据“O”。
[0008]擦除扰动(Erase Disturb)指在擦除某些地址的数据时，导致其它地址的数据被篡改的现象。
[0009]读取扰动(Read Disturb)指在读取某个地址的数据时，导致其它地址的数据被篡改的现象。
[0010]编程扰动(PIOgram Disturb)指在编程某个地址的数据时，导致其它地址的数据被篡改的现象。
[0011]要实现闪存的擦除、读取及编程等操作，需要其操作条件能够匹配器件的特征参数、满足器件的性能要求并同时避免对闪存产品可靠性产生的负面影响。一组优化的操作条件的产生，需要耗费巨大的时间和资金成本，充分考虑芯片生产工艺、芯片电路设计、闪存器件特性、芯片质量和芯片成本等诸多因素的影响。
【发明内容】
[0012]本发明的目的在于提供一种闪存的擦除方法、读取方法及编程方法，在充分考虑了芯片的生成工艺、芯片的电路设计、闪存器件特性、芯片质量以及芯片成本等诸多因素的影响后，制定出了优化的适用于NOR型嵌入式2TPM0S闪存的擦除、读取和编程条件。
[0013]为解决上述技术问题，本发明的实施方式公开了一种闪存的擦除方法，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
[0014]每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
[0015]在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线；
[0016]选择栅PMOS晶体管的栅极氧化层厚度为8nm?I lnm，沟道长度为IOOnm?300nm ；控制栅PMOS晶体管的栅极氧化层的厚度为8nm?llnm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm?20nm,沟道长度为IOOnm?300nm ；
[0017]该擦除方法包括以下步骤:
[0018]在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V?12V，第一控制线的电位为4V?6V，第二控制线的电位为-1OV?-7V ；
[0019]上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
[0020]本发明的实施方式还公开了一种闪存的读取方法，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
[0021]每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
[0022]在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；
[0023]该读取方法包括以下步骤:
[0024]在执行读取操作时，设置被选中进行读取的闪存单元的第一控制线电位为电源电压，第四控制线电位为0V;
[0025]上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
[0026]本发明的实施方式还公开了一种闪存的编程方法，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
[0027]每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
[0028]在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线；
[0029]选择栅PMOS晶体管的栅极氧化层厚度为8nm?I lnm，沟道长度为IOOnm?300nm ；控制栅PMOS晶体管的栅极氧化层的厚度为8nm?llnm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm?20nm,沟道长度为IOOnm?300nm ；
[0030]该编程方法包括以下步骤:
[0031]该闪存在执行编程操作时，设置被选中编程的闪存单元的第一控制线电位为电源电压-6.5V?电源电压-4.5V，第二控制线电位为电源电压+6V?电源电压+9V ；
[0032]上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
[0033]本发明实施方式与现有技术相比，主要区别及其效果在于:
[0034]本发明提供了适用于NOR型嵌入式2T PMOS闪存的优化操作方法。这些操作方法的最终制定经历了近20年的持续投入，时间成本和资金成本巨大，充分考虑了芯片生产工艺、芯片电路设计、闪存器件特性、芯片质量和芯片成本等众多因素的影响，主要因素包括:
[0035]1.闪存操作方法中操作条件的优化必须以闪存芯片的生产工艺节点为基础才能展开。以0.18微米的嵌入式PMOS闪存为例，从建立技术节点工艺伊始到工艺条件固化就至少需要耗费3?5套光罩(每套6万美元)、300?500片8英寸晶圆片(每片1000美元)，仅这两项投入成本就超出48万美元。工艺开发时间通常为2-3年，人力成本约30-45万美元/年(10-15人)，因此人力资源投入至少60万美元。综上所述，0.18微米微米嵌入式PMOS闪存工艺节点上的操作条件优化耗费的成本超过100万美元。0.13微米、90纳米和55纳米生产工艺节点的开发成本更是0.18微米的数倍乃至数十倍。
[0036]2.NOR型嵌入式闪存通常以IP的形式被整合进微控制器芯片、智能卡芯片等系统级芯片产品之中(占据的面积至少占总面积的20%以上)，因此闪存电路的面积非常重要。为了保持产品的竞争力，闪存操作条件的优化必须以“尽量不增加电路面积”为前提。经过近20年的技术开发和经验累积，
[0037]利用优化后闪存操作条件设计的嵌入式2T PMOS闪存具备了充分的竞争力，位列嵌入式闪存IP市场的前两名。
[0038]3.NOR型嵌入式2T PMOS闪存阵列的闪存单元由选择栅PMOS晶体管和控制栅PMOS晶体管规则排列形成，在闪存阵列的周围主要是各种功能电路(比如电荷泵浦电路、解码电路、运放电路等等)。无论是闪存阵列中的选择栅PMOS晶体管和控制栅PMOS晶体管，还是功能电路中的PMOS晶体管和NMOS晶体管，其器件特性都对闪存操作条件的优化提出了限制(比如电荷泵浦电路产生的高压不能高于传输电路中N型或者P型MOS晶体管的漏端击穿电压)。
[0039]4.闪存质量，尤其是可靠性，与闪存的操作条件密切相关。闪存操作条件的优化往往针对的就是闪存产品在使用过程中出现的种种问题。这些问题中相当的部分需要特定的应用条件(比如某个特定的高温或者低温)、较长的使用时间(比如I万次以上的擦除编程操作)或者很大的统计样本(比如上千万颗芯片)才能被察觉、归类、分析和解决。因此，相应操作条件的优化具备特殊性，无法通过简单多次试验或者单纯的理论推导来进行。
[0040]通过综合上述因素，投入了巨大的科研成本后，本发明公开的闪存的擦除、读取及编程操作条件具有如下效果:
[0041]在擦除操作时，将被选中进行读取的扇区进行适当的偏压设置，能够保证擦除条件与闪存单元器件以及高压器件的特征参数匹配，实现既定的擦除功能，满足对产品性能(主要是擦除时间)的要求。同时，保证被选中扇区的控制栅PMOS晶体管中存储的电荷被有效擦除的同时不产生其他负面效应。此外，本方法对未被选中擦除的扇区的各偏置电压进行的限定，能够有效避免未选中扇区在闪存进行擦除操作时产生的漏电等负面影响。
[0042]在进行读取操作时，将被选中进行读取的闪存单元中各偏置电压进行适当的设置，能够保证读取条件与闪存单元器件的结构特征参数匹配，使被选中读取的闪存单元的读取电流能够准确代表被读取单元的状态。同时，可以使读取电路足够精简以保持其较高的读取速度和较低的读取功耗。对于未被选中进行读取的闪存单元的偏压设置，可以保证在读取某个闪存单元的过程中，其余未选中闪存单元的状态不对被选中单元的读取电流产生较大的影响。整个读取操作条件的设置，能够有效避免对闪存产品的可靠性产生的负面影响。
[0043]在执行编程操作时，将选中编程的闪存单元的编程操作条件进行适当的设置，能够使编程条件与闪存单元器件的特征参数匹配，实现既定的编程功能。对处于未编程状态下的闪存单元的偏置电压的设置，能够有效避免未编程闪存单元对选中编程的闪存单元的干扰及自身产生的“误编程”，同时，也能有效避免未编程闪存单元对闪存产品的可靠性产生的负面影响。
[0044]进一步地，在执行擦除操作时，选择擦除偏压中的第二控制线的电位为-1OV?_7V，N型阱的电位为8V?12V，第四控制线的电位为7V?IIV，能够保证控制栅PMOS晶体管中的浮栅多晶硅和N型阱之间产生FN隧穿效应，从而实现浮栅电荷的擦除功能，同时避免控制栅PMOS晶体管中控制栅极多晶硅和浮栅多晶硅之间的FN隧穿效应，降低第三控制线与第二控制线之间的漏电。[0045]进一步地，在执行擦除操作时，在N型阱的电位确定的条件下，未选中扇区与选中扇区共享第一控制线的电位，未选中扇区中的第三控制线、第四控制线和第一控制线的电位相同，能够有效避免未选中扇区在闪存进行擦除操作时产生的漏电等负面影响。
[0046]进一步地，在执行读取操作时，对于第三控制线被打开的未选中的闪存单元，设置其第一控制线和第四控制线的电位为电源电压，即第一控制线和第四控制线之间无压差，能够使这些未被选中的闪存单元不对被选中进行读取的闪存单元的读取电流产生较大影响。
[0047]进一步地，在执行读取操作时，通过设置第一控制线和第三控制线的电位为电源电压，能够使第四控制线的电位被拉低到OV的未被选中进行读取的闪存单元的选择栅PMOS晶体管充分关闭，从而在读取某个闪存单元的过程中，避免其余未被选中的闪存单元对该被选中的闪存单元的读取产生较大的影响。
[0048]进一步地，在执行编程操作时，通过将这些未选中的闪存单元的第一控制线的电位置低到电源电压，第一控制线与N型阱等电位，可以使他们之间无法产生电子/空穴对，避免可能发生的“误编程”。
[0049]进一步地，在执行编程操作时，通过将这些未选中的闪存单元的第三控制线的电位拉高到电源电压，可以将选择栅PMOS晶体管充分关闭，此时，选中编程的闪存单元的第一控制线的负电位无法传送到控制栅PMOS晶体管的漏极，避免可能发生的“误编程”。
【专利附图】
【附图说明】
[0050]图1是现有技术中一种NOR型嵌入式闪存阵列的示意图；
[0051]图2是本发明各实施方式中的一种NOR型嵌入式2T PMOS闪存阵列的示意图；
[0052]图3A示出了本发明第二实施方式中固定源线电位下失效闪存单元数量与擦除时间之间的关系曲线；
[0053]图3B示出了本发明第二实施方式中固定擦除时间下失效闪存单元数量与源线电位之间的关系曲线；
[0054]图4示出了本发明第二实施方式中不同WL/SL压差下失效单元数和编程窗口电压之间的关系曲线；
[0055]图5A示出了本发明第二实施方式中一定偏压下擦除时间为2小时的失效单元数和编程窗口电压之间的关系曲线；
[0056]图5B示出了本发明第二实施方式中一定偏压下擦除时间为24小时的失效单元数和编程窗口电压之间的关系曲线；
[0057]图6A是本发明第四实施方式中BL电位为OV而SL电位为VCC的不同时间的LTDR测试结果；
[0058]图6B是本发明第四实施方式中BL电位为VCC而SL电位为O的不同时间的LTDR
测试结果。
【具体实施方式】
[0059]在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
[0060]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
[0061 ] 在本发明的各实施方式中，为了与本领域常用语保持一致，并方便理解本发明，将第一控制线称为位线(BL)，第二控制线称为字线(WL)，第三控制线称为选择栅线(SG)，第四控制线称为源线(SL)。
[0062]本发明第一实施方式涉及一种闪存的擦除方法。图2是该NOR型嵌入式2T PMOS闪存阵列的示意图。
[0063]具体地说，如图2所示，使用该擦除方法的闪存阵列包括至少一个扇区(为了简洁表示，图2中只示出了两个扇区的阵列)，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接。
[0064]在上述闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成位线，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成选择栅线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成字线，而每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条源线。
[0065]在每个闪存单元中，选择栅PMOS晶体管的栅极氧化层厚度为8nm?llnm，沟道长度为IOOnm?300nm，漏极击穿电压为8V?15V。控制栅PMOS晶体管的栅极氧化层的厚度为8nm?llnm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm?20nm，沟道长度为IOOnm?300nm,浮栅的掺杂浓度大于IX 102°/cnT3,浮栅的厚度为20nm?IOOnm,漏极击穿电压为8V?15V。
[0066]该闪存的擦除方法包括以下步骤:
[0067]该闪存在执行擦除操作时，设置被选中进行擦除的扇区的N型阱(Deep N-ffell,DNW)的电位为8V?12V，位线电位为4V?6V，字线电位为-1OV?-7V，选择栅线电位和源线电位为7V?IIV。
[0068]上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
[0069]优选地，在本实施方式中，闪存单元所连接成的矩形阵列包含至少两个扇区，在执行擦除操作时，设置每个未被选中进行擦除的扇区的DNW的电位为8V?12V，位线电位、选择栅线电位和源线电位为4V?6V,字线电位为VCC (Volt Current Condenser的缩写，指电源电压)。
[0070]选择擦除偏压中的WL=-1OV?-7V，DNW=8?12V，SL=7V?IIV，能够保证控制栅PMOS晶体管中的浮栅多晶硅和DNW衬底之间产生FN隧穿效应，从而实现浮栅电荷的擦除功能，同时避免控制栅PMOS晶体管中控制栅极多晶硅和浮栅多晶硅之间的FN隧穿效应和降低SG与WL之间的漏电。
[0071]优选地，在本实施方式中，选择栅PMOS晶体管的栅极氧化层厚度为IOnm?llnm，沟道长度为195nm?300nm，漏极击穿电压为8V?10V，所述控制栅PMOS晶体管的栅极氧化层的厚度为IOnm?I lnm，沟道长度为165nm?260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm?20nm，浮栅的掺杂浓度大于3X 102°/cnT3，浮栅的厚度为20nm?lOOnm，漏极击穿电压为8V?IOV ;在执行擦除操作时，设置每个扇区的N型阱的电位为9.8V?10.8V，被选中擦除的扇区的位线的电位为5V，字线的电位为-8.8V，选择栅线和源线的电位为9V，为被选中进行擦除的扇区的位线、选择栅线和源线的电位为5V，字线的电位为VCC。
[0072]在DWN的电位确定的条件下，未选中扇区与选中扇区共享BL的电位，未选中扇区中的SG、SL和BL的电位相同，能够有效避免未选中扇区在闪存进行擦除操作时产生的漏电等负面影响。
[0073]在本实施方式中，电源电压VCC为1.0V?2.5V。
[0074]值得注意的是，在本实施方式中，在执行擦除操作时，选中擦除的扇区的BL、DffN和WL的电位设置范围是保证上述闪存能够准确执行擦除功能的所必须的，但同时也需要与其他的优选的电位数据配合使用，比如选中擦除的扇区的SG和SL的电位设置，还有未选中擦除的扇区的DWN、WL、BL、SG和SL的电位设置，才能保证闪存的擦除性能最优。
[0075]在进行擦除操作时，将被选中进行读取的扇区进行适当的偏压设置，能够保证擦除条件与闪存单元器件以及高压器件的特征参数匹配，实现既定的擦除功能，满足对产品性能(主要是擦除时间)的要求。同时，保证被选中扇区的控制栅PMOS晶体管中存储的电荷被有效擦除的同时不产生其他负面效应。此外，本方法对未被选中擦除的扇区的各偏置电压进行的限定，能够有效避免未选中扇区在闪存进行擦除操作时产生的漏电等负面影响。
[0076]本发明的第二实施方式涉及一种闪存的擦除方法。图2是该NOR型嵌入式2T PMOS闪存阵列的示意图。
[0077]如图2所示，该2T PMOS闪存由选择栅PMOS晶体管(SG控制其栅极电位)和控制栅PMOS晶体管(WL控制其栅极电位)串联，形成存储数据的闪存单元。如果要读取图1中圆圈标记的闪存单元的数据，可以通过选择栅线SGl来打开选择栅PMOS晶体管，通过字线WLl给控制栅PMOS晶体管一个合适的栅极电压，通过读取位线BLl和源线SLl在存在电压差时是否存在电流来判断“0”/ “I”。为了保证数据的擦除速度，闪存阵列通常以多条字线WL为基本单位进行擦除操作，并把这多条字线归为一个扇区(Sector，一个扇区的源线SL通常是接在一起的)。为了简化对于“优化擦除操作条件”的阐述，图1仅用2条字线来代表一个扇区(扇区I和扇区2)。通常，系统功能要求闪存阵列必须在擦除某些扇区内数据的同时，保证其他扇区的数据不受影响。
[0078]表I提供了上述NOR型嵌入式2T PMOS闪存优化的擦除操作条件。现有大规模集成电路制造工艺主要采用P型硅衬底，由于本实施方式涉及的嵌入式闪存采用的是PM0S，因此闪存阵列必须被N型阱(De印N-ffell, DNW)包围，DNW在此可以理解为PMOS闪存器件的衬底(具有确定的电位)。
[0079]表1.NOR型嵌入式2T PMOS闪存优化的擦除偏压设置表。
[0080]扇
【权利要求】
1.一种闪存的擦除方法，其特征在于，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中， 每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，所述选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接； 在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线； 所述选择栅PMOS晶体管的栅极氧化层厚度为8nm~llnm，沟道长度为IOOnm~300nm ；所述控制栅PMOS晶体管的栅极氧化层的厚度为8nm~Ilnm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm~20nm,沟道长度为IOOnm~300nm ； 所述擦除方法包括以下步骤: 在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V~12V，第一控制线的电位为4V~6V，第二控制线的电位为-1OV~-7V ； 所述第一电极为源极且第二电极为漏极，或者，所述第一电极为漏极且第二电极为源极。
2.根据权利要求1所述的闪存的擦除方法，其特征在于，在所述闪存单元所连接成的矩形阵列中，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第三控制线，而每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；在执行擦除操作时，设置所述被选中进行擦除的扇区的第三控制线和第四控制线的电位为7V~11V。
3.根据权利要求2所述`的闪存的擦除方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，在执行擦除操作时，设置每个未被选中进行擦除的扇区的N型阱的电位为8V~12V，第一控制线、第三控制线和第四控制线的电位为4V~6V，第二控制线的电位为电源电压。
4.根据权利要求1至3中任一项所述的闪存的擦除方法，其特征在于，所述选择栅PMOS晶体管的漏极击穿电压为8V~15V ;所述控制栅PMOS晶体管的浮栅的掺杂浓度大于IX IO2VcnT3,浮栅的厚度为20nm~IOOnm,漏极击穿电压为8V~15V。
5.根据权利要求2所述的闪存的擦除方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，所述选择栅PMOS晶体管的栅极氧化层厚度为IOnm~llnm，沟道长度为195nm~300nm，漏极击穿电压为8V~10V，所述控制栅PMOS晶体管的栅极氧化层的厚度为IOnm~llnm，沟道长度为165nm~260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm~20nm,浮栅的掺杂浓度大于3 X IO2VcnT3,浮栅的厚度为20nm~IOOnm,漏极击穿电压为8V~IOV ； 在执行擦除操作时，设置每个扇区的N型阱的电位为9.8V~10.8V，所述被选中擦除的扇区的第一控制线的电位为5V,第二控制线的电位为-8.8V,第三控制线和第四控制线的电位为9V，所述未被选中进行擦除的扇区的第一控制线、第三控制线和第四控制线的电位为5V，第二控制线的电位为电源电压。
6.一种闪存的读取方法，其特征在于，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，所述选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接； 在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线； 所述读取方法包括以下步骤: 在执行读取操作时，设置被选中进行读取的闪存单元的第一控制线的电位为电源电压，第四控制线的电位为0V; 所述第一电极为源极且第二电极为漏极，或者，所述第一电极为漏极且第二电极为源极。
7.根据权利要求6所述的闪存的读取方法，其特征在于，在所述闪存单元所连接成的矩形阵列中，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第三控制线； 在执行读取操作时，设置每个扇区的所述N型阱的电位为电源电压，所述被选中进行读取的闪存单元的第二控制线的电位为0V，第三控制线的电位为-2V~-0.5V。
8.根据权利要求7所述的闪存的读取方法，其特征在于，在执行读取操作时，设置未被选中进行读取的闪存单元的第一控制线、第二控制线和第四控制线的电位为0V，第三控制线的电位为-2V~-0.5V，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条第三控制线和不同的第一控制线。
9.根据权利要求7所述的闪存的读取方法，其特征在于，在执行读取操作时，设置未被选中进行读取的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线和第四控制线的电位为0V，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条第一控制线和不同的第三控制线。
10.根据权利要求7所述的闪存的读取方法，其特征在于，在执行读取操作时，设置未被选中进行读取的闪存单元的第一控制线、第二控制线和第四控制线的电位为0V，第三控制线的电位为电源电压，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有不同的第一控制线和不同的第三控制线。
11.根据权利要求6至10中任一项所述的闪存的读取方法，其特征在于，所述选择栅PMOS晶体管的栅极氧化层厚度为8nm~llnm，沟道长度为IOOnm~300nm，漏极击穿电压为8V ~15V ； 所述控制栅PMOS晶体管的栅极氧化层的厚度为8nm~llnm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm~20nm,沟道长度为IOOnm~300nm,浮栅厚度为20nm~IOOnm,浮栅掺杂浓度大于IX 102°/cm_3,漏极击穿电压为8V~15V。
12.根据权利要求7所述的闪存的读取方法，其特征在于，所述选择栅PMOS晶体管的栅极氧化层厚度为IOnm~I Inm,沟道长度为195nm~300nm,漏极击穿电压为8V~10V,所述控制栅PMOS晶体管的栅极氧化层的厚度为IOnm~Ilnm，沟道长度为165nm~260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm~20nm，浮栅的掺杂浓度大于3 X 102°/cm_3，浮栅的厚度为20nm~IOOnm,漏极击穿电压为8V~IOV ；在执行读取操作时，设置每个扇区的所述N型阱的电位为电源电压，所述被选中进行读取的闪存单元的第一控制线的电位为电源电压，第二控制线的电位为0V，第三控制线的电位为-1.5V~-1V，第四控制线的电位为OV ;设置未被选中进行读取的闪存单元的第一控制线、第二控制线和第四控制线的电位为0V,第三控制线为-1.5V~-1V,其中,所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条第三控制线和不同的第一控制线。
13.一种闪存的编程方法，其特征在于，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中， 每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，所述选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接； 在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线； 所述选择栅PMOS晶体管的栅极氧化层厚度为8nm~I lnm，沟道长度为IOOnm~300nm ；所述控制栅PMOS晶体管的栅极氧化层的厚度为8nm~Ilnm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm~20nm,沟道长度为IOOnm~300nm ； 所述编程方法包括以下步骤: 该闪存在执行编程操作时，设置被选中编程的闪存单元的第一控制线电位为电源电压-6.5V~电源电压-4.5V，第二控制线电位为电源电压+6V~电源电压+9V ；` 所述第一电极为源极且第二电极为漏极，或者，所述第一电极为漏极且第二电极为源极。
14.根据权利要求13所述的闪存的编程方法，其特征在于，在所述闪存单元所连接成的矩形阵列中，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第三控制线，而每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线； 在执行编程操作时，设置每个扇区的所述N型阱的电位为电源电压，设置所述被选中编程的闪存单元的第三控制线的电位为电源电压-8.5V~电源电压-6.5，第四控制线的电位为电源电压_1V~电源电压-0.5V。
15.根据权利要求14所述的闪存的编程方法，其特征在于，在执行编程操作时，设置未被选中编程的闪存单元的第一控制线的电位为电源电压，第二控制线的电位为电源电压+6V~电源电压+9V，第三控制线的电位为电源电压-8.5V~电源电压-6.5，第四控制线的电位为电源电压-1V~电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，并具有同一条第三控制线和不同的第一控制线。
16.根据权利要求14所述的闪存的编程方法，其特征在于，在执行编程操作时，设置未被选中编程的闪存单元的第一控制线的电位为电源电压-6.5V~电源电压-4.5V，第二控制线的电位为电源电压+6V~电源电压+9V，第三控制线的电位为电源电压，第四控制线电位为电源电压-1V~电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，且具有同一条第一控制线和不同的第三控制线。
17.根据权利要求14所述的闪存的编程方法，其特征在于，在执行编程操作时，设置未被选中编程的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线的电位为电源电压+6V~电源电压+9V，第四控制线电位为电源电压-1V~电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，具有不同的第一控制线和不同的第三控制线。
18.根据权利要求14所述的闪存的编程方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，在执行编程操作时，设置未被选中编程的闪存单元第一控制线的电位为电源电压-6.5V~电源电压-4.5V，第三控制线的电位为电源电压，第二控制线和第四控制线的电位为电源电压-1V~电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇区，且具有同一条第一控制线和不同的第三控制线。
19.根据权利要求14所述的闪存的编程方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，在执行编程操作时，设置未被选中编程的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线和第四控制线的电位为电源电压-1V~电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇区，且具有不同的第一控制线和不同的第三控制线。
20.根据权利要求14所述的闪存的编程方法，其特征在于，所述电源电压为1.0V~2.5V。
21.根据权利要求13至20中任一项所述的闪存的编程方法，其特征在于，所述选择栅PMOS晶体管的漏极击穿电压为8V~15V ;所述控制栅PMOS晶体管的浮栅的掺杂浓度大于IX IO2VcnT3,浮栅的厚度为20nm~IOOnm,漏极击穿电压为8V~15V。
22.根据权利要求14所述的闪存的编程方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，所述选择栅PMOS晶体管的栅极氧化层厚度为IOnm~llnm，沟道长度为195nm~300nm，漏极击穿电压为8V~10V，所述控制栅PMOS晶体管的栅极氧化层的厚度为IOnm~llnm，沟道长度为165nm~260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm~20nm，浮栅的掺杂浓度大于3X 102°/cnT3，浮栅的厚度为20nm~lOOnm，漏极击穿电压为8V~IOV ； 在执行编程操作时，设置每个扇区的所述N型阱的电位为电源电压，所述被选中编程的闪存单元的第一控制线电位比电源电压低6.1V，第二控制线电位比电源电压高8.8V，第三控制线的电位比电源电压低8.1V，第四控制线的电位比电源电压低0.8V ； 设置未被选中编程的闪存单元的第一控制线的电位为电源电压，第二控制线的电位比电源电压高8.8V，第三控制线的电位比电源电压低8.1V，第四控制线的电位比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，并具有同一条第三控制线和不同的第一控制线； 设置未被选中编程的闪存单元的第一控制线的电位比电源电压低6.1V，第二控制线的电位比电源电压高8.8V，第三控制线的电位为电源电压，第四控制线电位比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，且具有同一条第一控制线和不同的第三控制线； 设置未被选中编程的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线的电位比电源电压高8.8V，第四控制线电位为比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，具有不同的第一控制线和不同的第三控制线； 设置未被选中编程的闪存单元第一控制线的电位比电源电压低6.1V，第三控制线的电位为电源电压，第二控制线和第四控制线的电位比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇区，且具有同一条第一控制线和不同的第三控制线； 设置未被选中编程的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线和第四控制线的电位比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇`区，且具有不同的第一控制线和不同的第三控制线。
【文档编号】G11C16/10GK103514954SQ201310473408
【公开日】2014年1月15日 申请日期:2013年10月11日 优先权日:2013年10月11日
【发明者】张有志, 陶凯 申请人:芯成半导体（上海）有限公司