Eeprom及其存储阵列的制作方法
【专利摘要】一种EEPROM及其存储阵列，所述存储阵列包括至少一个字节存储区域；所述字节存储区域包括按照行方向排列的M条字线、按照列方向排列的8条位线、按照列方向排列的8条源线以及M行、8列呈矩阵排列的存储单元，所述存储单元包括栅极、漏极以及源极，M为正整数；其中，位于同一行的存储单元的栅极连接至同一字线，位于同一列的存储单元的漏极连接至同一位线，位于同一列的存储单元的源极连接至同一源线。本发明技术方案提供的EEPROM及其存储阵列通过将位于同一列的存储单元的源极连接至同一源线、将源线按照列方向排列，缩小了所述EEPROM的体积。
【专利说明】EEPROM及其存储阵列
【技术领域】
[0001]本发明涉及存储器【技术领域】，特别涉及一种EEPROM及其存储阵列。
【背景技术】
[0002]电可擦可编程只读存储器(EEPROM, Electrically Erasable ProgrammableRead-Only Memory)是一种以字节(Byte)为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器(EPROM,Erasable Programmable Read-OnlyMemoryXEEPROM不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于EEPROM的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器(RAM, Random Access Memory)芯片,甚至取代部分的硬盘功能,与高速RAM成为二^世纪最常用且发展最快的两种存储技术。
[0003]EEPROM通常包括译码电路、控制电路以及存储阵列，EEPROM存储阵列由多个呈阵列排布的存储单元构成。图1是常见的一种EEPROM存储阵列中相邻两个存储单元的剖面结构示意图。参考图1，所述存储单元包括衬底10、源极11、漏极12、浮栅FG以及栅极。具体地，所述源极11和漏极12形成于所述衬底10的内部，所述源极11连接位于所述衬底10表面的源线SL，所述漏极12连接位于所述衬底10表面的位线BL，所述栅极位于所述源线SL和所述位线BL之间，并与字线WL连接，所述浮栅FG位于所述栅极连接的字线WL与所述源极11连接的源线SL之间的衬底表面。
[0004]随着半导体技术向着小型化和高集成度方向的发展，为了把较高组装密度的存储单元引进半导体存储器件，存储器件电路的设计布局也必须随之采用越来越小的尺寸。然而，对于图1所示的存储单元结构，进行整体的或者部分的缩小会出现各种问题，而高密度组装又势在必行。因此，如何减小EEPROM的体积仍是一个亟待解决的问题。
【发明内容】
[0005]本发明解决的是现有的EEPROM体积较大的问题。
[0006]为解决上述问题，本发明提供一种EEPROM存储阵列，包括至少一个字节存储区域；
[0007]所述字节存储区域包括按照行方向排列的M条字线、按照列方向排列的8条位线、按照列方向排列的8条源线以及M行、8列呈矩阵排列的存储单元，所述存储单元包括栅极、漏极以及源极，M为正整数；其中，
[0008]位于同一行的存储单元的栅极连接至同一字线，位于同一列的存储单元的漏极连接至同一位线，位于同一列的存储单元的源极连接至同一源线。
[0009]可选的，位于同一列第m行和第m+1行的存储单元的源极共用，位于同一列第m行和第m-Ι行的存储单元的漏极共用，I≤m≤M且m为奇数。
[0010]可选的，位于同一列的存储单元的漏极通过填充导电材料的接触孔连接至同一位线，位于同一列的存储单元的源极通过填充导电材料的接触孔连接至同一源线。
[0011]可选的，对所述字节存储区域中待读取存储单元进行读取时，施加至所述待读取存储单元连接的字线的电压为1.5V至3.3V，施加至所述待读取存储单元连接的位线的电压为0.5V至1.5V，施加至所述待读取存储单元连接的源线的电压为0V。
[0012]可选的，对所述字节存储区域中待编程存储单元进行编程时，施加至所述待编程存储单元连接的字线的电压为-1OV至-6V，施加至所述待编程存储单元连接的位线的电压为OV至2V，施加至所述待编程存储单元连接的源线的电压为3V至8V。
[0013]可选的，对所述字节存储区域中待擦除存储单元进行擦除时，施加至所述待擦除存储单元连接的字线的电压为IOV至13V，施加至所述待擦除存储单元连接的位线的电压为0V，施加至所述待擦除存储单元连接的源线的电压为0V。
[0014]可选的，所述存储单元还包括衬底和浮栅；所述漏极和源极位于所述衬底的内部，所述浮栅位于所述栅极连接的字线与所述源极连接的源线之间的衬底表面。
[0015]基于上述EEPROM存储阵列，本发明还提供一种EEPROM存储阵列，包括译码电路、控制电路以及上述EEPROM存储阵列。
[0016]与现有技术相比，本发明的技术方案具有以下优点:
[0017]本发明技术方案提供的EEPROM存储阵列，通过将位于同一列的存储单元的源极连接至同一源线、将源线按照列方向排列以减少源线的数量，源线数量减少可以减小所述EEPROM的译码电路的体积，从而减小所述EEPROM的体积。进一步，本发明技术方案提供的EEPROM存储阵列的源线按照列方向排列，在采用与现有技术中相同工艺的条件下，构成所述EEPROM存储阵列的存储单元的有源区面积增大，能够提高所述EEPROM存储阵列的性能。
【专利附图】
【附图说明】
[0018]图1是常见的一种EEPROM存储阵列中相邻两个存储单元的剖面结构示意图；
[0019]图2是本发明实施例的字节存储区域的电路结构示意图；
[0020]图3是本发明实施例的字节存储区域的版图不意图；
[0021]图4是对本发明实施例的字节存储区域中的存储单元进行读取的版图示意图；
[0022]图5是对本发明实施例的字节存储区域中的存储单元进行编程的版图示意图；
[0023]图6是对本发明实施例的字节存储区域中的存储单元进行擦除的版图示意图。
【具体实施方式】
[0024]正如【背景技术】中所描述的，为了保证EEPROM的性能，无法再对图1所示的存储单元结构进行整体或局部的缩小。对于图1所示的存储单元构成的EEPROM存储阵列，现有技术中通常采用热电子注入(HCI, Hot Carrier Injection)的方式进行编程和擦除，即需要对所述源极11连接的源线SL施加高电压。由于所述源线SL上需要承受较高的电压，制造工艺决定了所述源线SL需要按照行方向排列，即将位于同一行的存储单元的源极连接至同一源线。
[0025]本发明技术方案提供一种EEPROM存储阵列，通过改变对所述EEPROM存储阵列的操作方式，实现将位于同一列的存储单元的源极连接至同一源线、将源线按照列方向排列以减少源线的数量，能够减小所述EEPROM的译码电路的体积，从而减小所述EEPROM的体积。
[0026]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0027]本发明提供的EEPROM存储阵列包括至少一个字节存储区域，图2是本发明实施的字节存储区域的电路结构示意图。参考图2，所述字节存储区域包括按照行方向排列的M条字线(WLpWLyWLyWLp...、WLshJLmX按照列方向排列的8条位线(BLpBLyBLyBQ、BL5、BL6、BL7、BL8)、按照列方向排列的 8 条源线(SL1、SL2、SL3、SL4、SL5、SL6、SL7、SL8)以及 M行、8列呈矩阵排列的存储单元，M为正整数。
[0028]所述存储单元的结构与图1所示的存储单元的结构类似，包括衬底、源极、漏极、栅极以及浮栅。所述源极和漏极形成于所述衬底的内部，所述源极连接位于所述衬底表面的源线，所述漏极连接位于所述衬底表面的位线，所述栅极位于所述源线和所述位线之间，并与字线连接，所述浮栅位于所述栅极连接的字线与所述源极连接的源线之间的衬底表面。
[0029]具体地，在所述字节存储区域中，位于同一行的存储单元的栅极连接至同一字线:位于第一行的存储单元的栅极连接至字线WL1，位于第二行的存储单元的栅极连接至字线WL2，位于第三行的存储单元的栅极连接至字线WL3，位于第四行的存储单元的栅极连接至字线WL4，..?，位于第(M-1)行的存储单元的栅极连接至字线WLsh，位于第M行的存储单元的栅极连接至字线WLm ；
[0030]位于同一列的存储单元的漏极连接至同一位线:位于第一列的存储单元的漏极连接至位线BL1，位于第二列的存储单元的漏极连接至位线BL2，位于第三列的存储单元的漏极连接至位线BL3，位于第四列的存储单元的漏极连接至位线BL4，位于第五列的存储单元的漏极连接至位线BL5，位于第六列的存储单元的漏极连接至位线BL6，位于第七列的存储单元的漏极连接至位线BL7，位于第八列的存储单元的漏极连接至位线BL8 ； [0031]位于同一列的存储单元的源极连接至同一源线:位于第一列的存储单元的源极连接至源线SL1，位于第二列的存储单元的源极连接至源线SL2，位于第三列的存储单元的源极连接至源线SL3，位于第四列的存储单元的源极连接至源线SL4，位于第五列的存储单元的源极连接至源线SL5，位于第六列的存储单元的源极连接至源线SL6，位于第七列的存储单元的源极连接至源线SL7，位于第八列的存储单元的源极连接至源线SL8。
[0032]位于同一列第m行和第m+1行的存储单元可以共用源极，位于同一列第m行和第m-Ι行的存储单元可以共用漏极，1≤m≤M且m为奇数。具体地，位于同一列的存储单元中，第一行的存储单元和第二行的存储单元共用源极，第二行的存储单元和第三行的存储单元共用漏极，第三行的存储单元和第四行的存储单元共用源极，..?，第(M-1)行的存储单元和第M行的存储单元共用源极。
[0033]以M=4为例，图3是本发明实施例的字节存储区域的版图示意图。参考图3，在所述字节存储区域中，位于同一列的存储单元的漏极通过填充导电材料的接触孔(contact)连接至同一位线，位于同一列的存储单元的源极通过填充导电材料的接触孔连接至同一源线。
[0034]下面结合表一和【专利附图】
【附图说明】如何对本发明实施例的EEPROM存储阵列进行读取、编程以及擦除操作:[0035]表一
【权利要求】
1.一种EEPROM存储阵列，其特征在于，包括至少一个字节存储区域； 所述字节存储区域包括按照行方向排列的M条字线、按照列方向排列的8条位线、按照列方向排列的8条源线以及M行、8列呈矩阵排列的存储单元，所述存储单元包括栅极、漏极以及源极，M为正整数；其中， 位于同一行的存储单元的栅极连接至同一字线，位于同一列的存储单元的漏极连接至同一位线，位于同一列的存储单元的源极连接至同一源线。
2.如权利要求1所述的EEPROM存储阵列，其特征在于，位于同一列第m行和第m+1行的存储单元的源极共用，位于同一列第m行和第m-Ι行的存储单元的漏极共用，I且m为奇数。
3.如权利要求1所述的EEPROM存储阵列，其特征在于，位于同一列的存储单元的漏极通过填充导电材料的接触孔连接至同一位线，位于同一列的存储单元的源极通过填充导电材料的接触孔连接至同一源线。
4.如权利要求1至3任一项所述的EEPROM存储阵列，其特征在于，对所述字节存储区域中待读取存储单元进行读取时，施加至所述待读取存储单元连接的字线的电压为1.5V至3.3V，施加至所述待读取存储单元连接的位线的电压为0.5V至1.5V，施加至所述待读取存储单元连接的源线的电压为0V。
5.如权利要求1至3任一项所述的EEPROM存储阵列，其特征在于，对所述字节存储区域中待编程存储单元进行编程时，施加至所述待编程存储单元连接的字线的电压为-1OV至-6V，施加至所述待编程存储单元连接的位线的电压为OV至2V，施加至所述待编程存储单元连接的源线的电压为3V至8V。
6.如权利要求1至3任一项所述的EEPROM存储阵列，其特征在于，对所述字节存储区域中待擦除存储单元进行擦除时，施加至所述待擦除存储单元连接的字线的电压为IOV至13V，施加至所述待擦除存储单元连接的位线的电压为0V，施加至所述待擦除存储单元连接的源线的电压为0V。
7.如权利要求1所述的EEPROM存储阵列，其特征在于，所述存储单元还包括衬底和浮栅；所述漏极和源极位于所述衬底的内部，所述浮栅位于所述栅极连接的字线与所述源极连接的源线之间的衬底表面。
8.一种EEPR0M，其特征在于，包括译码电路、控制电路以及权利要求1至7任一项所述的EEPROM存储阵列。
【文档编号】G11C16/06GK103811060SQ201410078700
【公开日】2014年5月21日 申请日期:2014年3月5日 优先权日:2014年3月5日
【发明者】顾靖, 孔蔚然, 张博, 张 雄, 李冰寒 申请人:上海华虹宏力半导体制造有限公司