背景相关申请的交叉引用本申请要求于2013年12月13日向美国专利商标局提交的美国非临时专利申请No.14/106,575的优先权和权益，其全部内容通过援引纳入于此。领域本公开的诸方面一般涉及存储器设备，并且尤其涉及静态随机存取存储器(SRAM)中的工艺耐受电流漏泄降低。
背景技术：
由于诸如运行时间的长度以及可伸缩性的设计考虑，在几乎所有的现代电子设备中，存储器设备的功率节省都是被高度期望的。静态随机存取存储器(SRAM)设备是使用双稳态锁存电路系统(其可被称为位单元或SRAM单元)来存储每个比特的半导体存储器设备类型。为了降低嵌入式存储器设备(诸如SRAM设备)中的功耗，现代存储器设备架构通常被分成具有一个或多个存储器阵列的核心阵列，该一个或多个存储器阵列包括包含位单元集合的存储器组，以及可以用来访问指定存储器组的外围电路系统。外围电路系统包括分别用以在由解码器标识的特定存储器组中存储和恢复信息的写和读电路系统。由此，仅需为未被访问的存储器组提供足够使每个位单元中的双稳态锁存电路系统维持存储于其中的数据的功率。SRAM存储器设备通常具有三种不同的操作模式。第一模式是“活跃”模式，其中核心阵列和外围电路系统处于就绪状态，并且等待输入。在活跃模式中，到每个存储器阵列和外围电路系统的电源线被保持为高，而到每个存储器阵列的选择线被保持为低，直到需要执行操作。选择线可以随后被拉高以选择特定存储器阵列。第二模式是“睡眠保留”模式，其中可期望若非降低功耗，则已被写入存储器的无论什么数据都要被维持。在睡眠保留模式中，外围电路系统被保持关闭，但是仍然在去往每个存储器阵列的电源线上提供功率。第三模式是“深度睡眠”状态，其中核心阵列和外围电路系统二者都被关闭，并且实现了最大功率节省。虽然在睡眠保留模式中，没有为外围电路系统供应功率且仅为核心阵列供应最小的功率，但是存储器设备可能仍然遭受核心阵列中的功率漏泄。这是因为，任何供应给核心阵列的功率都会导致功率漏泄。降低功率漏泄的一种通用办法被称为源电压偏置，其中电源侧电压被维持在同一电平，但是供应给存储器阵列的接地电压的电平(被称为源电压)被提升。由此，存储器阵列的净空，以及由此而来的漏泄被降低。然而，该方案中存在一些约束。例如，在睡眠保留操作模式期间的SRAM设备中，核心阵列的源电压被提升到刚好低于其通过用于保留数据的轨到轨电压要求的点。该提升的电压跨工艺角高度敏感。需要常规方案之上的方案来跨工艺角汇聚提升的源电压电平以及最大程度上降低SRAM核心阵列漏泄。概述以下给出公开的办法的一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是本公开的所有构想到的特征的详尽综览，并且既非旨在标识出本公开的所有方面的关键性或决定性要素亦非试图界定本公开的任何或所有方面的范围。其唯一目的是以简化形式给出本公开的一个或多个方面的一些概念作为稍后给出的更详细描述之序言。在一方面，本公开提供了一种存储器设备偏置电路，其包括耦合以接收具有适于在活跃模式中操作存储器设备的电源电压电平的电源电压的半导体器件对，并且该半导体器件对可操作用于向该存储器设备提供用于在数据保留模式中操作该存储器设备的可调节偏置电压。该半导体器件对包括第一半导体器件以及第二半导体器件，其中该第二半导体器件是与该第一半导体器件相反类型的半导体器件，从而该半导体器件对包括N型半导体器件和P型半导体器件中的每一者。偏置调节电路耦合到该第二半导体器件并且配置成基于该电源电压调节该第二半导体器件的操作。本公开的另一方面提供了半导体器件中的电流漏泄降低方法，包括切换包括半导体器件对且耦合到存储器设备的电路以用第一电压电平向该存储器设备提供来自电源的电源电压，同时将该半导体器件对旁路；使用偏置调节信号调节该半导体对中的所选半导体器件的操作参数；以及基于该偏置调节信号降低由该电源通过该半导体器件对提供给该存储器设备的电源电压的电平，以达到大于供该存储器设备在数据保留模式中操作的最小电压电平的第二电压电平，其中该第二电压电平低于该第一电压电平。本公开的还有另一方面提供了用于半导体器件中的电流漏泄降低的装备，包括配置成耦合到存储器设备以用第一电压电平和第二电压电平向该存储器设备提供来自电源的电源电压的电路，其中该第一电压电平允许存储器设备在活跃模式中操作，以及该第二电压电平允许该存储器设备在非活跃模式中操作，该电路包括半导体器件对，该来自该电源的该电源电压以该第二电平通过该半导体器件对被提供给该存储器设备；以及用于基于该电源电压调节该半导体对中所选半导体器件的操作参数的装置，从而该第二电压电平逼近供该存储器设备在数据保留模式中操作的最小电压电平。本公开的这些和其他方面将在阅览以下详细描述后将得到更全面的理解。附图简述本公开的这些和其他范例方面将在以下详细描述以及在附图中予以描述。图1是可以用来描述用于降低SRAM中的电流漏泄的现有电压偏置办法的第一电压偏置架构的框图。图2是可以用于图1的第一电压偏置架构中的现有电压偏置二极管配置的电路图。图3是根据所公开的用于SRAM中的电流漏泄的工艺耐受降低的各方面配置的经平衡的基于NMOS的电压偏置架构的框图。图4是经平衡的基于NMOS的电压偏置电路的电路图，其具有根据用于SRAM中电流漏泄的工艺耐受降低的所公开的办法的各方面配置的偏置电平调节机制，该机制可以用于图3的经平衡的基于NMOS的电压偏置架构。图5a-b是可以用来描述用以提供图4的偏置电平调节机制的各种办法的电路图。图6是可以用来描述用于降低SRAM中的电流漏泄的另一现有电压偏置办法的第二电压偏置架构的框图。图7是可以用于图6的第二电压偏置架构中的现有电压偏置二极管配置的电路图。图8是根据所公开的用于SRAM中的电流漏泄的工艺耐受降低的各方面配置的经平衡的基于PMOS的电压偏置架构的框图。图9是经平衡的基于PMOS的电压偏置电路的电路图，其具有根据用于SRAM中电流漏泄的工艺耐受降低的所公开的办法的各方面配置的偏置电平调节机制，该机制可以用于图8的经平衡的基于PMOS的电压偏置架构。图10a-b是可以用来描述用以提供图4的偏置电平调节机制的各种办法的电路图。图11是描述根据所公开办法的各方面配置的工艺耐受平衡电压偏置电路的操作的流程图。图12是概念性地解说其中可以使用图3和8的工艺耐受平衡电压偏置架构的片上系统(SoC)的示例的框图。根据惯例，为了清楚起见，附图中的某些可被简化。因此，附图可能并未绘制给定装置(例如，设备)或方法的所有组件。最后，类似附图标记可被用于贯穿说明书和附图标示类似特征。详细描述以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。图1解说了可以用来描述存储器阵列20的各种电流漏泄降低办法的第一电压偏置架构10，其可以包括多个存储器列22-1到22-n。在随后的讨论中，存储器阵列20也可被称为核心阵列。外围或电源电路系统未被示出，从而避免了不必要地使得讨论复杂化。存储器阵列20被耦合到正电压轨12a和负电压轨12b，并且以来自正电压轨12a上的电源电路系统的VDD和来自负电压轨12b上的电源电路系统VSS_CORE的轨到轨电压来被供电.一般，可用于存储器阵列20的轨到轨电压还可被称为电压净空(V净空)，并且其一般被理解为来自电源的正电压轨的电压电平和负电压轨的电压电平之间的差。因为存储器阵列20在正常操作期间被提供足够大的V净空是合乎需要的，所以负电压轨12b被保持尽可能接近Vss，这可以被有效地认为是接地。然而，当存储器阵列20不处于活跃模式中时(诸如，当其在睡眠保留模式中操作时)，降低V净空是合乎需要的，因为来自存储器阵列20的电流漏泄与供应给存储器阵列20的电压电平成正比。由此，当存储器阵列20处于睡眠保留模式中时降低V净空应当能降低电流漏泄和藉此产生的能量损耗。为了确保存储在存储器阵列20中的数据得以保留，V净空(即，存储器阵列20的轨到轨电压)不得不被保持在足够高以使存储器阵列20能够保留存储的数据的电压电平。在常规的源电压偏置办法中，负电压轨12b由电压偏置二极管电路100调节，从而VSS_CORE被提升到高于VSS的电压电平。提升VSS_CORE的电平有效地将V净空缩小达VSS_CORE和VSS之间的差。由此，随着V净空缩小，因为供应给存储器阵列20的较低电压电平，电流漏泄应当也会减小。再次参照图1，电压偏置二极管电路100接收控制信号来操作电压偏置二极管电路100，从而当V净空确实需要被降低时，可以经由电压偏置二极管电路100的en输入来传达控制信号。具体而言，提供给en输入的控制信号将会是“高”以使得电压偏置二极管电路100在活跃状态中使得VSS_CORE非常接近于VSS。相反，en输入会被拉“低”以使得VSS_CORE的电平升高并且由此降低V净空。图2解说了可以用来实现图1的第一电压偏置架构10中的多个电压偏置二极管电路100-1到100-n中的任意一者的电压偏置二极管电路200-x。电压偏置二极管电路200-x可以被用来针对存储器阵列20的特定存储器列22-x来偏置电源电路系统的VSS侧以达到经偏置的核心电压VSS_CORE，并且藉此压缩V净空从而在存储器列22-x的非活跃操作模式期间降低存储器阵列20中的电流漏泄。电压偏置二极管电路200利用二极管220来相对于VSS提升VSS_CORE的电平。具体而言，二极管220的一个端子连接到VSS_CORE，并且二极管220的另一端子连接到VSS，从而VSS_CORE从VSS被提升达二极管220的阈值电压(VT)。NMOS晶体管210控制电压偏置二极管电路200-x的操作，从而当NMOS晶体管210的en输入接收到高输入时，NMOS晶体管210会导通并且允许VSS_CORE的电平接近VSS以允许存储器列22-x在活跃状态中操作。传统上，当为电路提供期望的功能性的设备位于电路接近于电源电路系统的Vss侧的部分上时，它们就使用NMOS器件来实现。由此，当存在对于二极管的需求时，经常使用NMOS二极管(例如，二极管式连接的NFET)。再次参见图2，电压偏置二极管电路200的二极管220是NMOS二极管。换言之，NMOS器件由电压偏置二极管电路200用来追踪对于存储器阵列20的V净空的调节。如本文所讨论的，针对使用NMOS二极管来追踪使VSS达到VSS_CORE的调节描述的相同概念可被应用于使用PMOS二极管来追踪使VDD达到VDD_CORE的调节。图6解说了操作以使用与图1的第一电压偏置架构10所使用的办法相类似的V净空降低办法来在操作以降低存储器阵列20中的电流漏泄的第二电压偏置架构60中进行电压偏置的另一办法。与第一电压偏置架构10所实施的办法相反，第二电压偏置架构60通过减小从电源电路系统的VDD侧提供给存储器阵列20的电压电平来实现V净空的降低。由此，如图6中所示，存储器阵列20仍然耦合到正电压轨62a和负电压轨62b，但是与图1中所示的来自正电压轨12a的VDD和来自负电压轨12b的VSS_CORE的轨到轨电压相反，由来自正电压轨62a上的电源电路系统的VDD_CORE和来自负电压轨62b上的电源电路系统的VSS的轨到轨电压供电。图7解说了可以用来实现图6的第二电压偏置架构60中的多个电压偏置二极管电路600-1到600-n中的任意一者的电压偏置二极管电路700-x。电压偏置二极管电路700-x可以被用来针对存储器阵列20的特定存储器列22-x来偏置VDD以达到偏置电压VDD_CORE，并且藉此压缩V净空从而在存储器列22-x的非活跃操作模式期间降低存储器阵列20中的电流漏泄。电压偏置二极管电路700利用二极管720(例如，二极管式连接的PFET)来相对于VDD降低VDD_CORE的电平。具体而言，二极管720的一个端子连接到VDD，并且二极管720的另一端子连接到VDD_CORE，从而VSS_CORE从VSS被降低达二极管720的阈值电压(VT)。类似于NMOS晶体管210操作以控制电压偏置二极管电路200-x，PMOS晶体管710控制电压偏置二极管电路700-x的操作。因为PMOS晶体管710是P型半导体器件，所以PMOS晶体管710的使能信号的值与图2中的NMOS晶体管210的使能信号的值相反。由此，当PMOS晶体管710的en输入接收到低使能信号时，PMOS晶体管710会导通。这会允许VDD_CORE的电平接近VDD，并且藉此存储器列22-x在活跃状态中操作。换言之，PMOS晶体管710的使能信号应当对于活跃模式为低，且对于非活跃模式为高。为了降低两种办法下的数据丢失的风险，存储器阵列20的存储器列22-x必须被提供至少与数据保留所必需的电压电平一样高的电压电平的V净空。用于数据保留的这一最小电压电平(称为VDR)必须跨所有工艺、电压和温度(PVT)变化得到维持。如上文所讨论的，典型存储器核心电压偏置办法使用NMOS器件(诸如图2的电压偏置二极管电路200的二极管220)或PMOS器件(诸如图7的电压偏置二极管电路700的二极管720)来降低V净空。然而，一些电流漏泄是由NMOS器件引起的，且一些是由PMOS器件贡献的。由此，因为电压偏置二极管电路200和电压偏置二极管电路700二者是基于一种类型的器件而设计的，二者中没有一者能够高效地偏置V净空，这意味着电流漏泄未被最小化。例如，在电压由电压偏置二极管电路200偏置的情况中，若NMOS器件弱而PMOS器件强，则PMOS器件(引起漏泄的主要源头)不被追踪。为了补偿，二极管220必须被保守地确定大小，从而二极管220的导电率增大，以降低VSS_CORE和VSS之间的差，这导致较高电平的V净空以确保存储器阵列20会接收到至少和VDR一样高的电源电压。V净空的增加会与漏泄电流的增加对应，这是不期望的。所公开的办法的各方面可供用于跨不同工艺角的稳健存储器设计。在半导体制造中，来自集成电路设计的制造参数变化经常在该集成电路设备的应用期间反映到半导体晶片。工艺角表示这些制造参数变化的极限，在这些极限内，具有蚀刻到晶片上的半导体器件的电路肯定会正确地起作用。例如，在超大规模集成(VLSI)集成电路微处理器设计和半导体制造中，工艺角可表示来自硅晶片上的晶体管中的标称掺杂浓度的变化。虽然在这些工艺角操作的由半导体器件制成的特定电路可能比在标称(或“典型”)电平操作的由半导体器件制成的“理想”电路运行得更慢或更快，和/或以较低或较高温度和电压运行，但是，若该电路具有充足的设计余裕，则该电路应当在这些工艺极限处起作用。常规上，双字母指示符被用来标识工艺角，其中第一个字母是指N沟道金属氧化物半导体场效应晶体管(MOSFET)(NMOS)角，并且第二个字母是指P沟道(PMOS)角。第一和第二字母中的每一者可以是以下三个指示符中的一者：典型(T)、快(F)、或慢(S)。被表征为具有快角的器件展现出比标称水平高的载子移动性，而被表征为具有慢角的器件展现出比标称水平慢的载子移动性。例如，指定为SF的角标示慢NFET和快PFET。对于电路中的器件而言，存在五种可能的角的组合：典型-典型(TT)、快-快(FF)、慢-慢(SS)、快-慢(FS)和慢-快(SF)。具有TT、FF和SS角的电路被称为“均匀”角电路，因为这些电路中的器件的类型被均匀地影响。具有FS和SF角的电路被称为“倾斜”角电路，因为这些电路中的一种类型的FET会比另一类型的FET切换得快得多(例如，在具有FS角的电路中NFET会比PFET切换得快得多，而在具有SF角的电路中正相反)。因为这些不平衡，这些电路可包括具有不同阈值电压和其他特性的器件。例如，具有具备倾斜角的核心阵列的SRAM电路可能需要源电压的发散电平，以供核心阵列的正确的源电压偏置，因为每种类型的器件具有相反角。该不平衡导致了设置源电压偏置的电平的保守办法，这降低了SRAM核心阵列的目前的电流漏泄降低机制的功效。仅仅具有NMOS型或PMOS型器件来分别提升VSS_CORE或降低VDD_CORE电压不会允许跨不同工艺角(诸如SF和FS)进行追踪。例如，SF可能成为基于NMOS型器件的电压偏置的VSS_CORE电压的限制角，这使得其他角(诸如TT和FF)的VSS_CORE电压掉落到其最大值以下。类似地，FS可能成为基于PMOS类型器件的电压偏置的VDD_CORE电压的限制角。因为由来自电源电路系统的负侧的提升的电压电平(即，VSS_CORE)或者来自电源电路系统的正侧的降低的电压电平(即，VDD_CORE)导致的增加的SRAM核心阵列漏泄高度取决于不同的跨角，因此所公开的办法的各方面包括，应当基于两种类型的器件(即，NMOS和PMOS器件)作出核心阵列的指定电压电平(VSS_CORE或者VDD_CORE)的确定。在所公开的办法的一方面，平衡电压偏置电路配置成鉴于SRAM核心阵列中的工艺变化而在非活跃操作模式(诸如睡眠保留操作模式)中供应正确的电压偏置电平(也被称为可调节偏置电压)。进一步，在非活跃操作模式期间的SRAM核心阵列的漏泄中的最大降低可以通过优化电压偏置电平来实现。为了引用清楚和之后讨论的清晰，用以解决由图1的第一电压偏置架构10代表的电压偏置配置的所公开的电压偏置办法的各种方面在本文中一般会被称作基于NMOS的电压偏置。此外，用以解决由图6的第二电压偏置架构60代表的电压偏置配置的所公开的电压偏置办法的各种方面在本文中一般会被称作基于PMOS的电压偏置。图3解说了在包括具有电压偏置电路302和电压偏置电平调节电路304的经平衡的基于NMOS的电压偏置电路300的经平衡的基于NMOS的电压偏置架构30中实现的电压偏置办法。如本文中所进一步描述的，电压偏置电路302可以用电压偏置电平调节电路304调节，以补偿电压偏置电路302中的器件特征的差异。如本文中所进一步描述的，“en”信号被用来将存储器设备从活跃状态切换到睡眠保留状态。图4解说了存储器阵列20的用于偏置电压电平VSS以达到偏置电压电平VSS_CORE的可实现为图3的经平衡的基于NMOS的电压偏置架构30的经平衡的基于NMOS的电压偏置电路300中的电压偏置电路302的经平衡的基于NMOS的电压偏置电路402。经平衡的基于NMOS的电压偏置电路402包括半导体器件对，其包括第一半导体器件M1410和第二半导体器件M2420。在所公开的办法的一方面，第一半导体器件M1410是NMOS器件，而第二半导体器件M2420是PMOS器件。第三半导体器件M3430可以由“en”信号操作以控制经平衡的基于NMOS的电压偏置电路402的操作。如所示出的，第三半导体器件M3430是NMOS器件，且“高”使能信号会允许VSS_CORE接近于VSS，从而有效地旁路半导体器件对并在活跃状态中启用存储器列22-x的操作。对于第一半导体器件M1410，其栅极和漏极端子连接到VSS_CORE，且其源极端子连接到VSS。第二半导体器件M2420使得其源极端子耦合到VSS_CORE，且其栅极和漏极端子连接到VSS。在存储器阵列20的非活跃睡眠保留操作模式期间，第一半导体器件M1410和第二半导体器件M2420被用来相对于VSS提升VSS_CORE的电平，以及压缩V净空，从而降低存储器阵列20中的电流漏泄。为了保留存储在存储器阵列20中的数据，V净空(即，存储器阵列20的轨到轨电压)需要跨不同工艺角而被维持在前述的VDR的最小电平。在所公开的办法的一方面，第一半导体器件M1410和第二半导体器件M2420都被调整大小，使得这两个器件的最优大小比例会在不同工艺角汇聚存储器阵列20升高的电压(即，VSS_CORE)。这进而使得该方案针对不同工艺角变得更为稳健，并且会提供偏置电压的最大化利用来获得漏泄电流的降低。应当注意，第二半导体器件M2420是分布式PMOS器件，其置于第一半导体器件M1410和第三半导体器件M3430(二者都是NMOS器件)附近。因为高井邻近效应(WPE)，第二半导体器件M2420的某些操作参数将会受影响。针对一个特别感兴趣的操作参数，第二半导体器件M2420会变成具有较高阈值电压(VTHP)的降级的增强模式传输晶体管器件。较高VTHP会将经平衡的基于NMOS的电压偏置电路402的操作偏斜向不期望的行为类型(如由上文描述的传统NMOS二极管电路演示的)以及跨不同工艺角发散V净空。此外，第二半导体器件M2420的任何操作参数的改变会导致其具有不像存储器阵列22-x中的其他P型半导体器件的操作特性，这是不期望的，因为第二半导体器件M2420应当如存储器阵列22-x中的普通P型半导体器件那样操作，从而V净空可以由经平衡的基于NMOS的电压偏置电路402以高效的方式来调节。在所公开的办法的一方面，第二半导体器件M2420可以配置成可调节的，从而偏置调节电压(称为V偏置_调节)可以经由来自偏置电平调节源(诸如电压偏置电平调节电路304)的“偏置_调节”信号被施加到第二半导体器件M2420的本体422。电压偏置电平调节电路304可以被用来控制提供给第二半导体器件M2420的本体部分的电压，从而改变第二半导体器件M2420的VTHP，并且藉此改变跨不同PVT的V净空。例如，通过向第二半导体器件M2420的本体422提供与VDD不同的电压电平，可以配置用于第二半导体器件M2420的新阈值电压VT-new。图5a-b解说了提供可以用来影响第二半导体器件M2420的操作的偏置调节电压的各种方面。在这些办法中，如本文中所描述的，电压偏置电平调节电路304可以被认为是电压源。图5a解说了所公开的办法的一方面，其中VDD的偏置_调节信号被施加到第二半导体器件M2420的本体422，其分别用522a和520a来指定。在该配置中，第二半导体设备M2420的本体连接到VDD，而第二半导体器件M2420的源极连接到VSS_CORE。由此，第二半导体器件M2420可以经历较高体效应，并且用较高VTHP使得PMOS降级。因为本体连接到VDD，所以第二半导体器件M2420的VTHP将会轻度取决于VDD，其中VDD改变将会帮助V净空跨不同VDD汇聚。图5b解说了所公开的办法的另一方面以补偿第二半导体器件M2420经历的WPE，其中第二半导体器件M2420的本体422(分别指定为522b和520b)耦合到VSS_CORE。具体而言，第二半导体器件M2420的源极和本体可以耦合在一起。用这种办法，第二半导体器件M2420的VTHP可以被降低，并且NMOS和PMOS器件的平衡可以稳定在最优点来获得增加的漏泄降低。这里，因为第二半导体器件M2420的本体连接到VSS_CORE，所以其将会取决于VSS_CORE的电压电平来将自身偏置，该VSS_CORE的电压电平取决于存储器阵列20经历的总体电流漏泄。以上两个情形都不要求除了电压源之外的偏置电路，因为VDD和VSS_CORE二者都可用。在所公开的办法的另一方面，偏置电路可以被用来向第二半导体器件M2420的本体提供范围从可调节偏置电压(VSS_CORE)到正电压轨(例如，VDD)的调节电压。如上文所讨论的，在存储器阵列20中，一些电流漏泄是由NMOS器件引起的，且一些是由PMOS器件贡献的。在经平衡的基于NMOS的电压偏置电路402中，半导体器件对(包括NMOS器件和PMOS器件)被用来追踪对于V净空的调节。由此，当NMOS器件弱且PMOS器件强时，PMOS器件(引起该情形中的漏泄的主要源头)可以被追踪。由此，通过仅依赖一种类型的半导体器件的对于不同类型的半导体器件之间的不平衡的补偿可以被降低。例如，与参照电压偏置二极管电路200(其中二极管需要被保守地调整大小，从而二极管220导电率更大，且VSS_CORE和VSS之间的差更小)所公开的源电压偏置办法相反，第一半导体器件M1410和第二半导体器件M2420的规格可以被优化而不需要计及此类补偿。所公开的用于使用图3-5中所描述的源电压偏置来调节V净空的办法的各方面可以按类似的方式应用以使用用于电压偏置的另一办法来调节V净空，其中，如图8中所解说的，经平衡的基于PMOS的电压偏置架构80被示为包括具有电压偏置电路802和电压偏置电平调节电路804的经平衡的基于PMOS的电压偏置电路800。如本文中所进一步解说的，类似于电压偏置电路302的操作，电压偏置电路802可以用电压偏置电平调节电路804调节来补偿电压偏置电路802中的器件特性的差异。如本文中所进一步描述的，“en”信号被用来将存储器设备从活跃状态切换到睡眠保留状态。图9解说了存储器阵列20的用于将VDD的电压电平偏置以达到VDD_CORE的偏置电压电平的可实现为图8的经平衡的基于PMOS的电压偏置架构80的经平衡的基于PMOS的电压偏置电路800中的电压偏置电路802的经平衡的基于PMOS的电压偏置电路902。经平衡的基于PMOS的电压偏置电路902包括第一半导体器件M1910和第二半导体器件M2920。在所公开的办法的一方面，第一半导体器件M1910是PMOS器件，而第二半导体器件M2920是NMOS器件。第三半导体器件M3930(为PMOS器件)可以由“en”信号操作来控制经平衡的基于PMOS的电压偏置电路902的操作。具体而言，低使能信号会允许第三半导体器件M3930使得VDD_CORE接近于VDD，从而存储器列22-x可以在活跃状态中操作。当使能信号为高时，第三半导体器件M3930会截止(即，变成非导电的)，并且该半导体对将会介入。对于第一半导体器件M1910，其栅极和漏极端子连接到VDD_CORE，且其源极端子连接到VDD。第二半导体器件M2920使得其源极端子耦合到VDD_CORE，且其栅极和漏极端子连接到VDD。类似于经平衡的基于NMOS的电压偏置电路402的操作，第二半导体器件M2920的本体922可以经由“偏置_调节”信号由来自偏置电平调节源(诸如电压偏置电平调节电路804)的偏置调节电压调节。与图5a-b(其中VDD和VSS_CORE被提供给经平衡的基于NMOS的电压偏置电路402中的第二半导体器件M2420(为PMOS器件)的本体422)相反，图10a-b解说了Vss和VDD_CORE可以被施加到第二半导体器件M2920的本体922，其中第二半导体器件M2920是NMOS器件。具体而言，图10a解说了Vss的偏置_调节信号可以被提供到第二半导体器件M2920的本体922(分别被指定为1022a和1020a)，而图10b解说了VDD_CORE的偏置_调节信号可以被提供到第二半导体器件M2920的本体922(分别被指定为1022b和1020b)。在所公开的办法的另一方面，偏置电路可以被用来向第二半导体器件M2920的本体提供范围从负电压轨(VDD)到可调节偏置电压(VDD_CORE)的调节电压。图11解说了根据所公开的工艺耐受办法的各种方面配置成提供存储器设备中的电流漏泄降低同时又功率高效的过程1100。存储器设备通过包括半导体器件对的电路耦合到电源，该半导体器件对中的每一者是P型半导体器件或N型半导体器件中的一者。在1102，电路被切换来以第一电压电平将电源电压从电源提供到存储器设备的存储器核心，同时将该半导体器件对旁路。在所公开的办法的一方面，第一电压电平可以提供存储器核心在活跃模式中操作所需的足够的净空。一般，净空可以等于电源的全范围。在1104，该半导体对中所选半导体器件被提供偏置调节信号以调节所选半导体器件的操作参数。如上文所公开的，在所公开的办法的一方面，所选半导体器件是P型半导体器件或N型半导体器件中的一者，并且偏置调节信号可以被配置成调节所选半导体器件的操作参数以匹配存储器设备中相同类型的所有其他半导体器件的平均操作参数。例如，如果该半导体器件对中的所选半导体器件是P型半导体器件，诸如图4的第二半导体器件M2420(即，PMOS器件)，那么所选半导体器件的VTHP可以类似于如上文所讨论的降低第二半导体器件M2420的VTHP那样被降低。在1106，电路被切换以基于偏置调节信号以第二电压电平通过该半导体器件将电源电压从电源提供给存储器设备，其中第二电压电平低于第一电压电平，但是高于存储器设备用以保留存储在存储器设备中的任何数据的最小电压电平。如所讨论的，这种存储器设备的操作模式被称为睡眠保留或数据保留模式，其中存储器设备可以通过操作在非活跃状态中来节省功率，同时仍然准备返回活跃模式并提供存储于其中的数据。在所公开的办法的一方面，第二电压电平将会基于所选半导体器件的经调节的操作参数，从而降低提供给存储器设备的电压净空。例如，若第二半导体器件的VTHP小于第一半导体器件的阈值电压，那么第二电压电平可以由第二半导体器件的VTHP的电压降来确定。根据所公开的办法的各种方面，用于降低电压净空的电路包括用于基于电源电压调节该半导体器件对中的所选半导体器件的操作参数的装置，从而第二电压电平逼近供存储器设备操作在数据保留模式中的最小电压电平。在一方面，前述装置可以是以实现前述装置所列功能配置的提供给半导体器件的偏置调节信号。例如，在如图4和5a、b所示的配置中，偏置调节信号可以提供给所选半导体器件的本体端子，其中所选半导体器件可以是第二半导体器件M2420(PMOS器件)，并且偏置调节信号可以是VDD或VSS_CORE。由此，偏置调节信号会改变第二半导体器件M2420的阈值电压VTHP来降低电压净空。如另一示例，在图9和10a、b所示的配置中，所选半导体器件可以是第二半导体器件M2920(NMOS器件)，并且偏置调节信号可以是VSS_CORE或VSS。这些信号可以由耦合到电源的恰适电轨的一个或多个关系网来提供。例如，VDD的偏置调节信号可以获取自图1中的正电压轨12a。本文中所描述的示例偏置调节信号和从中获得它们的对应的源的概览在以下的表1中提供：偏置调节信号源VDD正电压轨12aVDDCORE正电压轨62aVSSCORE负电压轨12bVSS负电压轨62b表1-偏置调节信号的示例源图12解说了其中可以利用所公开的平衡源电压偏置的办法的各种方面的典型片上系统(SoC)1200。如本文所进一步描述的，SoC1200包括处理核心1210和存储器子系统1220，其由系统控制器1230和各种其他模块、组件和子系统(通称为子系统)(诸如多媒体子系统1240、通信接口1250、外围接口1270)支持。可以包括总线1212和桥接器1260来互连SoC1200中的各子系统。进一步，SoC1200还包括耦合到处理核心1210的功率调节器1290，以为SoC1200中的各子系统提供电压和电流调节。在所公开的办法的一方面，SoC1200可以在单个集成电路中实现。在所公开的办法的另一方面，各种模块和子系统可以实现为系统级封装(SiP)，其中数个集成电路可以被封入单个封装或芯片载体中。由此，本文针对SoC1200描述的功能性还可以使用SiP中的多个集成电路来实现，但是类似地集成到单个封装中。处理核心1210可包括一个或多个微控制器、微处理器或数字信号处理(DSP)核心。取决于SoC1200的特定要求，处理核心1210还可包括现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。系统控制器1230可包括可以用来为SoC1200提供控制和定时的模块。例如，系统控制器1230可包括可以用来控制SoC1200中的各种模块和子系统的操作以及提供SoC1200中的各种模块和子系统的操作所必须的定时。例如，系统控制器1230可包括各种定时器，诸如用于驱动各种逻辑的操作定时的实时时钟；用于使用诸如上电复位(PoR)生成器之类的模块检测和发起从任意故障中恢复的看门狗定时器；以及计数器定时器。为了实现这些时钟和定时器，系统控制器1230可包括振荡器和锁相环(PLL)模块。SoC1200可经由多媒体子系统1240提供用于显示器(未示出)的显示输出。多媒体子系统1240可包括图形处理单元(GPU)、视频设备驱动器，以及用来产生图形显示信息的其他设备。若SoC1200的特征是从设备(诸如从相机或图像传感器)的视频或图像捕捉功能性，那么多媒体子系统1240还可提供多媒体的输入。除了成像功能性之外，多媒体子系统1240还可提供针对音频输入和输出二者的音频处理。一般，如本文中所使用的，多媒体子系统1240是处置SoC1200所请求的所有多媒体功能性的模块的抽象。随着移动设备变得越来越多用途，多媒体子系统1240可以被用来提供其他功能性。通信接口1250提供了SoC1200和外部通信接口(诸如一个或多个收发机)之间的接口。这一个或多个收发机可以遵循一个或多个通信标准，并且提供用于在传输介质上与各种其他装备通信的装置。例如，外部通信接口可包括具有射频(RF)电路系统以及用以允许SoC1200在移动网络上通信的组件的无线收发机。其他外部通信接口可包括用于局域网(LAN)(包括无线局域网)和城域网或广域网(WAN)的收发机。可以在SoC1200或者在一个或多个通信接口中实现MAC和PHY层组件。存储器子系统1220可包括存储器设备的选择。当这些存储器设备不需要处于活跃模式中时，这些存储器设备中的一者或多者可以配置成在睡眠保留模式中操作以节省功率。这些存储器设备可以被置于睡眠保留模式中，其由上文所讨论的任意电压偏置机制来供电。在所公开的办法的一方面，存储器子系统(一般称之为计算机可读介质)可以用于存储由处理核心1210或SoC1200的其他子系统在执行软件或算法时操纵的数据。构成软件或描述软件中的各种算法的这些指令或代码可以自身就存储在存储器子系统1220中。虽然被解说为位于SoC1200中，在概念上，存储器子系统1220可包括驻留在SoC1200外部，且跨多个设备或整体分布的存储器组件。计算机可读介质可以是非瞬态计算机可读介质，诸如计算机可读存储介质。作为示例，非瞬态计算机可读介质可包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存设备(例如，记忆卡、记忆棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机中或者处理核心1210中的处理器访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质还可包括载波、传输线、与任何其他用于传送可由计算机中或者处理核心1210中的处理器访问与读取的软件与/或指令的合适介质。计算机可读介质可以实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。SoC1200可实现为具有总线架构(由图12中的总线1212一般化表示)，以及取决于SoC1200的特定应用和总体设计约束包括任何数目的互连总线和桥接器，诸如桥接器1260。总线1212将SoC1200的各种子系统链接在一起，如所讨论的这些子系统可包括一个或多个处理器(由处理核心1210一般化地表示)、存储器子系统1220、和本文中所描述的各种其他子系统。总线1212可包括一个或多个直接存储器访问(DMA)控制器来直接在存储器子系统1220和其他子系统之间路由数据，将处理核心1210旁路以及藉此增加SoC1200的数据吞吐量。例如，如上文所讨论的，多媒体子系统1240可包括一个或多个GPU。这些GPU(是可能在某些领域比处理核心1210中的处理设备更有力的专用处理设备)通常要求高速访问来在存储器子系统中读和写数据，以供存储和操作显示数据(诸如帧缓冲数据)。DMA控制器允许GPU直接与存储器子系统1220交互，绕过或避免由其访问所创生的任何瓶颈。外围接口1270可被用来支持与使用外部接口耦合到SoC1200的外围设备的通信，这些外部接口遵循诸如通用串行总线(USB)、火线、通用同步/异步接收机/发射机(USART)和串行外围接口(SPI)总线的工业标准。外围接口1270还可包括模拟接口，诸如数模转换器(DAC)和模数转换器(ADC)。这些外围设备可以用来延展SoC1200的功能性。为了向SoC1200提供功率，功率调节器1290可包括与电源组件(诸如功率放大器、电池和转换器中的一者或多者)对接的稳压器和功率管理电路。在所公开的办法的一方面，功率调节器1290基于接收自处理核心1210的控制信息向SoC1200提供功率。功率调节器1290还可以从系统控制器1230接收控制信号。来自功率调节器1290的功率可以经由可包括滤波功能的功率递送电路来递送。进一步，虽然现代SoC(诸如用于移动应用中的那些)包括高度的集成，但是其设计仍然规定了处理和GPU模块在它们自身独立的功率面上操作。由此，功率调节器1290还可按需支持多个功率面。本领域普通技术人员会领会，结合本文中所提供的公开的办法的各种方面描述的组件、块、模块、装置、电路、和算法步骤中的任一者可被实现为电子硬件(例如，数字实现、模拟实现或这两者的组合，它们可使用漏极编码或一些技术来设计)、各种形式的纳入指令的程序或设计代码(出于简便起见，在本文中可称之为“软件”或“软件模块”)、或两者的组合。为更好地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、装置、电路、以及算法步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。结合本文所公开的诸方面描述的各种解说性逻辑块、模块和电路可以在IC中实现或由IC执行。IC可包括通用处理器、DSP、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、或其它可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、电组件、光学组件、机械组件、或其设计成执行本文中所描述的功能的任何组合，并且可执行驻在IC内部、IC外部或两者的代码或指令。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或更多个微处理器、或任何其他此类配置。应当理解，任何所公开的过程中的步骤的任何特定次序或阶层都是范例办法的示例。基于设计偏好，应理解这些过程中步骤的具体次序或层次可被重新安排而仍在本公开的范围之内。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。结合本文所公开的各方面来描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中实施。软件模块(例如，包括可执行指令和有关数据)以及其它数据可驻留在诸如RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机存储介质的数据存储器中。范例存储介质可被耦合到诸如举例而言计算机/处理器(出于简便起见，在本文中可称为“处理器”)等机器，以使得该处理器能从/向该存储介质读写信息(例如，代码)。范例存储介质可被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户装备中。替换地，处理器和存储介质可作为分立组件驻留在用户装备中。此外，在某些方面，任何合适的计算机程序产品可包括计算机可读介质，该计算机可读介质包括与本公开的各方面中的一个或多个方面有关的代码(例如，可由至少一台计算机执行的代码)。在一些方面，计算机程序产品可包括封装材料。提供先前描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的各方面，而是应被授予与权利要求的语言相一致的全部范围，其中对要素的单数形式的引述并非旨在表示“有且仅有一个”——除非特别如此声明，而是旨在表示“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或更多个。引述一列项目中的“至少一个”的短语是指这些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一个”旨在涵盖：a；b；c；a和b；a和c；b和c；以及a、b和c。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。权利要求的任何要素都不应当在35U.S.C.§112第六款的规定下来解释—除非该要素是使用措辞“用于……的装置”来明确叙述的或者在方法权利要求情形中该要素是使用措辞“用于……的步骤”来叙述的。