一种灵敏放大器电路的制作方法

本发明涉及半导体技术领域，特别涉及一种灵敏放大器电路。

背景技术：

现有全差分灵敏放大电路(sa电路)如图1所示，sa电路的电源采用vdd供电，对于宽压的应用情况，mos管选择时需按高压的范围来确定，sa电路的cl0_int/cl1_int的输出电压范围最高会接近vdd的电源，故sa电路中的mos管都需要高耐压的mos管，故mos管的长度也需要大尺寸，面积较大。差分电路的匹配要求高，现有电路在预充分电期间的开关管s2导通，本质上是将差分电路的对称节点电压一致，实际情况在晶体管n0和晶体管n1有不匹配的情况下反而将这个不匹配的偏差引入到sa放大电路的放大阶段，如此时偏差导致的输出与实际信号输出相反时，会导致锁存阶段需要更长的时序来确定好状态，影响了速度。

技术实现要素：

本发明的目的在于提供一种灵敏放大器电路，将灵敏放大器的部分电路由需要高耐压的mos管修改为低压的mos管，降低了整体的面积，同时也降低了整体功耗；同时本发明的新结构也简化了差分电路结构，降低需要匹配的mos管需求，提升了电路的响应速度，支持更高速的应用。

为了达到上述目的，本发明通过以下技术方案实现：

一种灵敏放大器电路，包含主灵敏放大电路、预充电电路、列解码电路和存储电路，所述主灵敏放大电路包含：

与一供电电源vdd连接的隔离管，其是耗尽型mos管且其栅极端产生钳位电压vddr，设定一定大小的钳位电压vddr并利用所述隔离管的栅极端来钳位所述主灵敏放大电路；

互为镜像的一对mos管，包含第一mos管和第二mos管，分别与第一列解码电路和第二列解码电路相连；

互为镜像的另一对管，包含第三mos管和第四mos管，所述第三mos管和所述第四mos管为耗尽型mos管；第四mos管、第二mos管、第一mos管和第三mos管依次串联连接，所形成的串联支路与所述隔离管之间连接有另一第五mos管；其中，第一mos管、第二mos管、第三mos管、第四mos管、第五mos管中任意一个或多个为低击穿电压的mos管。

优选地，所述钳位电压vddr基于供电电源vdd并通过电荷泵或低压差线性稳压器产生。

优选地，预充电电路分为相互对称的两侧预充电电路，每侧的预充电电路仅包含一个mos管，两侧的预充电电路的mos管分别与锁存器的两个输入端直接连接。

优选地，所述隔离管为nmos晶体管；所述第一mos管为第一nmos晶体管，所述第二mos管为第二nmos晶体管；所述第三mos管为第三nmos晶体管，所述第四mos管为第四nmos晶体管；所述第五mos管为第五pmos晶体管。

优选地，所述隔离管的源极端与第五pmos晶体管的源极端连接，第五mos管的漏极端均与所述第三nmos晶体管的漏极端与第四nmos晶体管的漏极端连接。

优选地，所述第三nmos晶体管的漏极端与第四nmos晶体管的漏极端相连；所述第三nmos晶体管的栅极端与第四nmos晶体管的栅极端相连接；所述第三nmos晶体管的源极端与第四nmos晶体管的源极端分别与第一nmos晶体管的漏极端和所述第二nmos晶体管的漏极端连接。

优选地，第一nmos晶体管的栅极端和所述第二nmos晶体管的栅极端连接；第一nmos晶体管的源极端和所述第二nmos晶体管的源极端分别与第一开关的第一端和第二开关的第一端连接，所述第一开关的第二端和所述第二开关的第二端连接；所述第一nmos晶体管的源极端与所述第一列解码电路连接，所述第二nmos晶体管的源极端与所述第二列解码电路连接；所述第一开关和所述第二开关中的一个断开，另外一个闭合。

优选地，所述两侧预充电电路中的mos管分别为第六pmos晶体管和第七pmos晶体管；所述第六pmos晶体管的源极端和所述第七pmos晶体管的源极端均与所述第五pmos晶体管的源极端连接；所述第六pmos晶体管的漏极端和所述第七pmos晶体管的漏极端分别与锁存器的第一输入端和第二输入端连接。

优选地，所述第三开关的第一端与第一nmos晶体管的漏极端连接，所述第三开关的第二端与第二nmos晶体管的漏极端连接；所述第三开关在预充电阶段时闭合并在灵敏放大阶段时断开。

优选地，当处于预充电阶段时，通过预充电电路将所述第六pmos晶体管的漏极端和所述第七pmos晶体管的漏极端预充电到一定的电压点，所述第三开关关闭使主灵敏放大电路达到平衡；在预充电结束前将第五pmos晶体管打开，使第一nmos晶体管、第二nmos晶体管进入饱和区；在预充电结束时，预充电电路关闭，同时所述第三开关打开，进入灵敏放大阶段；其中，读第一存储阵列时，第一开关打开，第二开关关闭；当读第二存储阵列时，第二开关打开，第一开关关闭；读取存储阵列时，第一nmos晶体管电流全部加载到第三nmos晶体管上，一参考电流iref加载到第四nmos晶体管上；当读有电流的存储单元电流大于参考电流iref，灵敏放大器电路输出压差为正；当读无电流存储单元时，第一nmos晶体管电流小于参考电流iref，灵敏放大器电路的输出压差为负；当处于锁存阶段时，锁存器根据第一输入端和第二输入端的电压关系锁存数据：当第一输入端电压vcl0_int>第二输入端电压vcl1_int时，输出结果dout输出0；当第一输入端电压vcl0_int<第二输入端电压vcl1_int时，输出结果dout输出1，完成读功能。

与现有技术相比，本发明的有益效果在于：(1)本发明的灵敏放大器将部分电路由需要高耐压的mos管修改为低压的mos管，降低了整体的面积，同时也降低了整体功耗；同时简化了差分电路结构，降低需要匹配的mos管需求，提升了电路的响应速度，支持更高速的应用；(2)本发明的灵敏放大器电路在目前的存储芯片中读出电路使用，为提升速度数据均是并行读出，所有个数随容量的增加而增加，面积的减小对整体芯片减小明显，有益于目前芯片微型化，更适合蓝牙、手环等穿戴设备的使用，同时功耗的降低也使得这些设备有更长的待机工作时间，提升了整个产品的品质；(3)本发明的灵敏放大器电路的检测灵敏度及速度的优化，提升了整个产品的响应速度及精度，使得产品有更好的交互响应体验，产品竞争力有明显提高。

附图说明

图1为现有技术中的灵敏放大器电路示意图；

图2为本发明的灵敏放大器电路示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图2所示，本发明低电压双边放大的灵敏放大器电路是对称的，主要包含主灵敏放大电路、预充电电路、列解码电路(如图2所示的列解码电路0和列解码电路1)和存储电路(图2所示的存储阵列0和存储阵列1)。本发明的灵敏放大器电路主要用于读存储阵列0或存储阵列1，即用于检测被选中存储阵列中的被选中的存储单元是“0”还是“1”。

所述主灵敏放大电路包含两个nmos晶体管(n型mos管)，互为镜像的对管，分别为晶体管n0、晶体管n1。所述主灵敏放大电路还包含用于差分负载的两个耗尽型nmos晶体管，分别为第一耗尽型晶体管na1(nativenmos管)和第二耗尽型晶体管na2。

如图2所示，第一耗尽型晶体管na1和第二耗尽型晶体管na2为镜像的一对管，第一耗尽型晶体管na1的栅极端和第二耗尽型晶体管na2的栅极端相接，且第一耗尽型晶体管na1的漏极端与第二耗尽型晶体管na2的漏极端相连。其中，第一耗尽型晶体管na1和第二耗尽型晶体管na2均是阈值电压接近为0v的nmos管，即第一耗尽型晶体管na1、第二耗尽型晶体管na2与普通nmos管不同的是开启电压近0v，用这种类型的nmos并按图2示接法的应用接近线性电阻。

本实施例中，所述主灵敏放大电路还包含晶体管p2(p型mos管)和第三耗尽型晶体管na0(也称钳位管，n型mos管)。其中，晶体管p2的漏极端与第二耗尽型晶体管na2源极端相连，晶体管p2的源极端与第三耗尽型晶体管na0的源极端连接。

如图2所示，第三耗尽型晶体管na0的漏极端连接一电源vdd，电源vdd为整个灵敏放大器电路整体供电。第三耗尽型晶体管na0的栅极端产生了灵敏放大器电路的钳位电压vddr，钳位电压vddr由电源vdd产生，在宽电压应用，即vdd不同输入电压时vddr一直维持一个相同输出电压。

其中，电源电压vddr由电荷泵(pump)或低压差线性稳压器(ldo，lowdropoutregulator)产生。

本实施例中，第三耗尽型晶体管na0作为隔离管，电压vddr通过第三耗尽型晶体管na0隔离，通过设定合适大小的电压vddr使得这个灵敏放大器电路(sa电路)除第三耗尽型晶体管na0外均可选用低阈值电压的mos管(例如耗尽型的晶体管na1与晶体管na2，以及晶体管n0、晶体管n1和晶体管p2等)，低阈值电压的mos管可支持更低的工作电压，采用长度更小的mos管降低整体的面积，其中，低阈值电压的大小是工艺特性决定的一个相对电压，这里的低阈值电压的mos管也称低击穿电压的mos管。本发明将差分用镜像pmos管(如图1中的晶体管p0与p1以及晶体管p2和p3)改成低阈值电压的nativenmos管，维持原差分结构的情况下无需额外加共模电压反馈电路。

本发明的vddr的电流负载修改成电压负载，主要原因是vddr通常由pump产生，电流负载的情况下电路要求高，功耗也大，即直接用电源vddr供电主要可能有耐压问题，故本发明增加native管(钳位管na0)在高压应用时钳位灵敏放大器的主体电路在vddr以下，从而灵敏放大器电路可以采用低阈值电压的mos管来提升灵敏放大电路的性能指标。而低压时因vddr电压远高于vdd电压，及vgs远大于vth，从而native管的源极端和漏极端端电压接近相等。因此，本发明通过接native管的栅极来钳位灵敏放大器的主体电路，仅为电容负载，驱动电路简单，且可实现低功耗设计。

如图2所示，本发明的主灵敏放大电路还包含三个开关，分别为开关s0、开关s1和开关s3。其中，开关s0、开关s1为对称的一对开关。开关s0和开关s1相互串联，开关s0一端与开关s1一端连接，开关s0另一端与晶体管n0的源极端连接以及开关s1另一端与晶体管n1的源极端连接。开关s3的第一端与第二端分别与晶体管n0的漏极端和晶体管n1的漏极端连接，即开关s3的第一端与第二端分别与第一耗尽型晶体管na1的源极端和第二耗尽型晶体管na2的源极端连接。

本实施例中，开关s0和开关s1中的其中一个断开，则另外一个闭合。例如，当读存储阵列0时，开关s0断开，开关s1闭合；当读存储阵列1时，开关s1断开，开关s0闭合。开关s3在预充电阶段时闭合，但是在灵敏放大阶段时断开。

如图2所示，相互对称的一对预充电电路中，每侧的预充电电路仅包含一个pmos晶体管(如图2中的晶体管p6或晶体管p5)。其中一个预充电电路的晶体管p6与cl1_int端(锁存器的一输入端)相连，以及另一个预充电电路的晶体管p5与cl0_int端(锁存器的另一输入端)相连，这与现有技术中的预充放电电路接晶体管n1的源极cl1与晶体管n0的源极端cl0(图1所示)不同，因为本发明的一对预充电电路去除了现有技术中的预充电电路的钳位管n2和钳位管n3(图1所示)，同时与现有技术相比，本发明的主灵敏放大电路中的晶体管n1的源极端cl1与晶体管n0的源极端cl0之间未设置开关s2，从而降低了晶体管n0和晶体管n1的不匹配的影响。

本实施例中，晶体管p6的漏极端与cl1_int端相连，晶体管p6的源极端与晶体管p2的源极端相连，同样地，晶体管p5的漏极端与cl0_int端相连，晶体管p5的源极端与晶体管p2的源极端相连。

如图2所示，本发明相互对称的一对列解码电路中，其中一个列解码电路0与晶体管n0的输出端cl0连接，列解码电路0还与存储阵列0相连；另外一个列解码电路1与晶体管n1的输出端cl1连接，列解码电路1还与存储阵列1相连。

本实施例的晶体管p6的栅极端、晶体管p5的栅极端和晶体管p2的栅极端的saenb信号是灵敏放大电路的使能控制信号，且低电平有效。

本实施例的晶体管n1的栅极端和晶体管n0的栅极端相连，并且晶体管n1的栅极端和晶体管n0的栅极端连接的vlim端是灵敏放大器的参考电压输入，钳位控制灵敏放大器的cl0和cl1电压。

本发明的灵敏放大电路分三个工作阶段，分别为预充电阶段、灵敏放大阶段和锁存阶段。本发明的灵敏放大电路的各个工作阶段具体如下：

(一)当处于预充电阶段时，通过预充电电路将节点cl0_int和cl1_int预充电到一定的电压点，此时开关s3闭合使sa左右两边达到平衡。

(二)在预充电结束前(约3ns)将晶体管p2打开，使晶体管n0、晶体管n1进入饱和区。

(三)在预充电结束时，预充电电路关闭，同时开关s3断开，进入灵敏放大阶段。其中，读存储阵列0时，开关s0断开，开关s1闭合；当读存储阵列1时，开关s1断开，开关s0闭合。

(1)以读存储阵列0为例，在读存储单元时，晶体管n0电流会全部加载到钳位管na1上，电流iref则全部加载到第二耗尽型晶体管na2上，因第一耗尽型晶体管na1和第二耗尽型晶体管na2为镜像的对管，漏极端相连，假定na1/na2的跨导为gna，则灵敏放大器的输出压差为vcl1_int-vcl0_int＝gna*(in0-iref)；

当读有电流的存储单元电流会大于iref，从而使得第一耗尽型晶体管na1上的压降会大于第二耗尽型晶体管na2上的压降，灵敏放大器输出压差(vcl1_int-vcl0_int)为正；

而当读无电流存储单元时，晶体管n0电流小于iref电流，(vcl1_int-vcl0_int)＝gna*(in0-iref)结果为负，则灵敏放大器的输出压差为负。

(四)当处于锁存阶段时，锁存器根据cl0_int、cl1_int的电压关系锁存数据，当电压vcl0_int>电压vcl1_int时，输出结果dout输出“0”，当vcl0_int<vcl1_int时，dout输出“1”；完成读功能。

综上所述，本发明通过优化传统灵敏放大器(sa)电路，可采用低阈值的低压mos管，并支持更低的工作电压，并降低了差分电路中晶体管n0和晶体管n1失配的影响。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。