低泄漏行解码器以及包含该低泄漏行解码器的存储器结构的制作方法

本发明涉及存储器结构，尤其涉及低泄漏行解码器以及包含该低泄漏行解码器的存储器结构的实施例。

背景技术：

1、在目前集成电路设计中考虑的关键因素包括但不限于性能、功耗，以及尺寸缩放。在存储器电路(例如静态随机访问存储器(static random access memory；sram)电路)中，泄漏功耗的主要组件是周边电路(例如，行解码器、列解码器以及感测电路)。为最大限度地降低与周边电路关联的泄漏功耗，存储器电路常经配置以操作于“轻休眠模式”。具体地说，存储器电路可经配置以使得：若它在某预定时间段保持空闲，则它会进入轻休眠模式，在此期间将周边电路断电。然而，当该存储器电路不空闲时，尤其，当该存储器电路处于正常活跃模式时，泄漏功耗仍保持很高。

技术实现思路

1、一般来说，本文中揭示结构的实施例。该结构可包括第一装置及第二装置。各该第二装置可与该第一装置的其中相应一个串联连接。该第一装置可与第一电压轨(例如，正供应电压轨，在本文中也称为vdd轨)电性连接。该第二装置可与第二电压轨(例如，负供应电压轨或接地轨，在本文中也称为vss轨)电性连接。该结构还可包括第一开关(在本文中也称为页眉)以及第二开关(在本文中也称为页脚)。该第一开关可连接于该第一电压轨与该第二装置之间，并由第一控制信号控制。该第二开关可连接于该第二电压轨与该第一装置之间，并由第二控制信号控制。而且，该第一控制信号及该第二控制信号可为时钟信号依赖型控制信号。

2、更具体地说，本文中揭示行解码器结构的实施例。该行解码器结构可包括字线驱动器电路。该字线驱动器电路可包括第一逻辑门及第二逻辑门。各该第二逻辑门可串联连接于该第一逻辑门的其中相应一个与存储器阵列中的一行存储器单元的相应字线之间。该第一逻辑门可与第一电压轨(例如，正供应电压轨，在本文中也称为vdd轨)电性连接。该第二逻辑门可与第二电压轨(例如，负供应电压轨或接地轨，在本文中也称为vss轨)电性连接。该结构还可包括第一开关(在本文中也称为页眉)以及第二开关(在本文中也称为页脚)。该第一开关可连接于该第一电压轨与该第二装置之间，并由第一控制信号控制。该第二开关可连接于该第二电压轨与该第一装置之间，并由第二控制信号控制。而且，该第一控制信号及该第二控制信号可为时钟信号依赖型控制信号。

3、本文中还揭示包含上述行解码器结构的存储器结构的实施例。该存储器结构可包括布置于列及行的存储器单元阵列。该存储器结构还可包括分别针对该些行的字线，以及与各该字线连接的行解码器。具体地说，该行解码器可包括字线驱动器电路。该字线驱动器电路可包括第一逻辑门及第二逻辑门。各该第二逻辑门可串联连接于该第一逻辑门的其中相应一个与该阵列中的一行存储器单元的相应字线之间。该第一逻辑门可与第一电压轨(例如，正供应电压轨，在本文中也称为vdd轨)电性连接。该第二逻辑门可与第二电压轨(例如，负供应电压轨或接地轨，在本文中也称为vss轨)电性连接。该结构还可包括第一开关(在本文中也称为页眉)以及第二开关(在本文中也称为页脚)。该第一开关可连接于该第一电压轨与该第二装置之间，并由第一控制信号控制。该第二开关可连接于该第二电压轨与该第一装置之间，并由第二控制信号控制。而且，该第一控制信号及该第二控制信号可为时钟信号依赖型控制信号。

4、在上述结构实施例中，当该存储器结构空闲时以及当该存储器结构操作于正常活跃模式时(例如，在读取及/或写入操作之间)，最大限度地降低该行解码器的该字线驱动器电路的泄漏功耗。此外，消除对轻休眠操作模式的需求，因此，也消除对实施此类轻休眠模式所需的任意额外组件的需求。

技术特征：

1.一种结构，其特征在于，包括：

2.如权利要求1所述的结构，其特征在于，

3.如权利要求2所述的结构，其特征在于，还包括：

4.如权利要求3所述的结构，其特征在于，该第三装置包括nor门。

5.如权利要求1所述的结构，其特征在于，该第一装置及该第二装置包括逻辑门。

6.如权利要求1所述的结构，其特征在于，该第一装置包括双输入单输出逻辑门。

7.如权利要求1所述的结构，其特征在于，该第一装置包括nand门，以及其中，该第二装置包括反相器。

8.一种结构，其特征在于，包括：

9.如权利要求8所述的结构，其特征在于，

10.如权利要求9所述的结构，其特征在于，还包括：

11.如权利要求10所述的结构，其特征在于，该第三逻辑门包括nor门。

12.如权利要求10所述的结构，其特征在于，该第一逻辑门包括nand门，以及其中，该第二逻辑门包括反相器。

13.如权利要求12所述的结构，其特征在于，还包括：

14.一种结构，其特征在于，包括：

15.如权利要求14所述的结构，其特征在于，

16.如权利要求15所述的结构，其特征在于，该行解码器包括：

17.如权利要求16所述的结构，其特征在于，该第三逻辑门包括nor门。

18.如权利要求16所述的结构，其特征在于，该第一逻辑门包括nand门，以及其中，该第二逻辑门包括反相器。

19.如权利要求18所述的结构，其特征在于，该行解码器还包括：

20.如权利要求14所述的结构，其特征在于，该存储器单元包括静态随机访问存储器单元。

技术总结
本发明涉及低泄漏行解码器以及包含该低泄漏行解码器的存储器结构，揭示低泄漏行解码器以及包含该行解码器的存储器电路的实施例。该行解码器包括字线驱动器电路，包括第一装置(预驱动器)以及第二装置(字线驱动器)。各第二装置串联连接于第一装置与存储器阵列中的一行的字线间。该第一装置可与正供应电压轨直接连接，并通过页脚与接地轨连接。该第二装置可通过页眉与该正供应电压轨连接，并与该接地轨直接连接。该页眉及页脚的开/关状态由时钟信号依赖型控制信号控制，以使它们同时开启或关闭。通过此配置，当该存储器结构空闲时以及当它操作于正常活跃模式时，最大限度地降低该字线驱动器电路的泄漏功耗。

技术研发人员：维韦克·拉吉,维纳亚克·R·甘吉,希夫拉吉·G·达内
受保护的技术使用者：格芯（美国）集成电路科技有限公司
技术研发日：
技术公布日：2024/1/13