行解码器及随机存储器的制作方法

本申请涉及存储，特别涉及一种行解码器及随机存储器。

背景技术：

1、存储器的存储阵列包括多条字线(wl，word line)、多条位线(bl，bit line)和多个存储单元，每个存储单元分别连接一条字线wl和一条位线bl。

2、随机存储器的电路布局中，其版图布局最边缘的字线对应的逻辑地址通常分别为最小地址和最大地址。在随机存储器的测试、使用状态下，最小地址由于是起始地址因此是访问次数最多的地址，在测试、使用过程中，不断对该地址的字线进行激活(active)操作。但是受半导体制造工艺影响，位于最边缘的存储单元电路的晶体管和金属线性能差，导致电路访问成功率低，电路可靠性不足。

技术实现思路

1、为了解决上述问题，本申请提供一种行解码器及随机存储器，能够提高随机存储器的可靠性。

2、为解决上述技术问题，本申请采用的一个技术方案是：提供一种行解码器，该行解码器包括：第一译码电路，接收行地址信号中的第一部分地址，并基于第一部分地址从多个扇区选择信号中激活一选中的扇区选择信号，其中，行地址信号包括多位数字信号，行地址信号中的一部分位上的数字信号构成第一部分地址；第二译码电路，包括多个主译码逻辑模块，其中，每个主译码逻辑模块分别接收一个对应的扇区选择信号和行地址信号中的第二部分地址；响应于对应的扇区选择信号被激活，一对应的主译码逻辑模块被选中激活，并基于第二部分地址从多个主字线选择信号中激活一选中的主字线选择信号，其中，行地址信号中的另一部分位上的数字信号构成第二部分地址，随机存储器中的存储阵列被划分为多个扇区，每个扇区对应一个相应的主译码逻辑模块；其中，原设定分配至位于存储阵列的边缘处的至少一个边缘扇区对应的边缘主译码逻辑模块的边缘扇区选择信号，替换分配至存储阵列的一非边缘扇区对应的非边缘主译码逻辑模块；替换的非边缘扇区对应的非边缘主译码逻辑模块对应的原设定分配的非边缘扇区选择信号，替换分配至边缘扇区对应的边缘主译码逻辑模块；其中，基于第一部分地址为特定地址位，第一译码电路激活非边缘扇区对应的非边缘主译码逻辑模块对应的扇区选择信号。

3、其中，第一部分地址为地址信号中的高地址位，第二部分地址为地址信号中的中间地址位，其中特定地址位为最常被访问的地址信号的高地址位。

4、其中，第一译码电路将原设定分配至一边缘扇区对应的边缘主译码逻辑模块的边缘扇区选择信号，替换分配至存储阵列的一非边缘扇区对应的非边缘主译码逻辑模块；替换的非边缘扇区对应的非边缘主译码逻辑模块对应的原设定分配的非边缘扇区选择信号，替换分配至边缘扇区对应的边缘主译码逻辑模块。

5、其中，随机存储器中的存储阵列被划分为p个扇区，第一扇区和第p扇区为边缘扇区；第二译码电路包括p个主译码逻辑模块；其中，原设定分配至第一扇区对应的第一主译码逻辑模块的第一扇区选择信号，替换分配至第s扇区对应的第s主译码逻辑模块；原设定分配至第s扇区对应的第s主译码逻辑模块的第s扇区选择信号，替换分配至第一扇区对应的第一主译码逻辑模块，其中，s小于p，第s扇区为非边缘扇区；和/或原设定分配至第p扇区对应的第p主译码逻辑模块的第p扇区选择信号，替换分配至第q扇区对应的第q主译码逻辑模块；原设定分配至第q扇区对应的第q主译码逻辑模块的第q扇区选择信号，替换分配至第p扇区对应的第p主译码逻辑模块；其中，q小于p，第q扇区为非边缘扇区，s和q分别靠近[p/2]或[(p±1)/2]。

6、其中，第一部分地址包括第一子地址ra11<>和第二子地址ra12<>，第一译码电路包括第一处理模块、第二处理模块以及第三处理模块，第一处理模块接收第一子地址ra11<>，基于第一子地址ra11<>产生第一逻辑信号；第二处理模块，接收第二子地址ra12<>产生第二逻辑信号，第三处理模块基于第一逻辑信号和第二逻辑信号从多个扇区选择信号中激活一选中的扇区选择信号。

7、其中，第二译码电路还包括多个次译码逻辑模块；其中，每个次译码逻辑模块对应至少一个主译码逻辑模块，以接收至少一个主译码逻辑模块对应的至少一个扇区选择信号，并接收行地址信号中的第三部分地址；响应于被激活的扇区选择信号，一对应的次译码逻辑模块被选中激活，并基于第三部分地址从多个次字线选择信号中激活一选中的次字线选择信号，以配合选中激活的主译码逻辑模块的选中激活的主字线选择信号，激活选中的主字线下的一选中的次字线，其中，第三部分地址为行地址信号中的低地址位。

8、其中，每个次译码逻辑模块对应至少两个主译码逻辑模块，以接收对应的至少两个主译码逻辑模块对应的至少两个扇区选择信号。

9、其中，任一主译码逻辑模块和对应的一个次译码逻辑模块用于连接随机存储器中的字线驱动电路中的一个对应的字线驱动单元，字线驱动单元基于被激活的主字线选择信号和被激活的次字线选择信号，激活选中的主字线下的一选中的次字线。

10、其中，任一主译码逻辑模块被选中激活，基于第二部分地址从m个主字线选择信号中激活一选中的主字线选择信号；任一次译码逻辑模块被选中激活，基于第三部分地址从n个次字线选择信号中激活一选中的次字线选择信号；收到激活的主字线选择信号和激活的次字线选择信号的一对应的字线驱动单元，基于激活的主字线选择信号和激活的次字线选择信号，从字线驱动单元对应的扇区中的m*n个字线中激活一选中的字线，其中，存储阵列的任一扇区包括m*n个字线，每n个字线对应同一个主字线和同一个对应的主字线选择信号；n个字线中的每一个分别作为次字线，分别对应一个次字线选择信号。

11、其中，行解码器还接收命令解码电路发出的使能信号，以基于使能信号的使能而进行工作。

12、为解决上述技术问题，本申请采用的另一个技术方案是：提供一种随机存储器，该随机存储器包括上述行解码器。

13、本申请的有益效果是：本申请提供的行解码器，通过设置第一译码电路及第二译码电路，其中，第一译码电路接收第一部分地址并基于第一部分地址激活一个选中的扇区选择信号，第二译码电路包括多个主译码逻辑模块，且每个主译码逻辑模块与存储阵列的扇区一一对应，被扇区选择信号激活的主译码逻辑模块基于第二部分地址，从多个主字线选择信号中激活一选中的主字线选择信号。通过上述方式，行解码器基于第一部分地址为特定地址位而激活非边缘扇区对应的非边缘主译码逻辑模块对应的所述扇区选择信号，从而实现将原设定分配至位于存储阵列的边缘处的边缘扇区对应的边缘主译码逻辑模块的边缘扇区选择信号，替换分配至存储阵列的一非边缘扇区对应的非边缘主译码逻辑模块，被激活的主译码逻辑模块基于第二部分地址选中位于非边缘位置的主字线信号，能够减少处于边缘位置可靠性差的存储单元的访问次数，而增加处于非边缘位置可靠性高的存储单元的访问次数，以提高电路的访问成功率，从而提高电路的可靠性。

技术特征：

1.一种行解码器，应用于随机存储器，其特征在于，包括：

2.根据权利要求1所述的行解码器，其特征在于，所述第一部分地址为所述地址信号中的高地址位，第二部分地址为所述地址信号中的中间地址位，其中所述特定地址位为最常被访问的所述地址信号的高地址位。

3.根据权利要求1所述的行解码器，其特征在于，所述第一译码电路将原设定分配至一边缘扇区对应的边缘主译码逻辑模块的边缘扇区选择信号，替换分配至所述存储阵列的一非边缘扇区对应的非边缘主译码逻辑模块；替换的所述非边缘扇区对应的所述非边缘主译码逻辑模块对应的原设定分配的非边缘扇区选择信号，替换分配至所述边缘扇区对应的所述边缘主译码逻辑模块。

4.根据权利要求1所述的行解码器，其特征在于，所述随机存储器中的所述存储阵列被划分为p个扇区，第一扇区和第p扇区为边缘扇区；

5.根据权利要求1所述的行解码器，其特征在于，所述第一部分地址包括第一子地址和第二子地址，所述第一译码电路包括：

6.根据权利要求1所述的行解码器，其特征在于，所述第二译码电路还包括：多个次译码逻辑模块；其中，每个所述次译码逻辑模块对应至少一个所述主译码逻辑模块，以接收至少一个所述主译码逻辑模块对应的至少一个所述扇区选择信号，并接收所述行地址信号中的第三部分地址；响应于被激活的所述扇区选择信号，一对应的所述次译码逻辑模块被选中激活，并基于所述第三部分地址从多个次字线选择信号中激活一选中的所述次字线选择信号，以配合选中激活的所述主译码逻辑模块的选中激活的所述主字线选择信号，激活选中的主字线下的一选中的次字线，其中，所述第三部分地址为所述行地址信号中的低地址位。

7.根据权利要求6所述的行解码器，其特征在于，

8.根据权利要求6所述的行解码器，其特征在于，

9.根据权利要求8所述的行解码器，其特征在于，

10.根据权利要求1所述的行解码器，其特征在于，所述行解码器还接收命令解码电路发出的使能信号，以基于所述使能信号的使能而进行工作。

11.一种随机存储器，其特征在于，包括如权利要求1-10任意一项所述的行解码器。

技术总结
本申请提供一种行解码器及随机存储器。行解码器包括第一译码电路和第二译码电路，第一译码电路接收行地址信号中的第一部分地址，并基于第一部分地址从多个扇区选择信号中激活一选中的扇区选择信号；第二译码电路包括多个主译码逻辑模块，每个主译码逻辑模块分别接收一个对应的扇区选择信号和行地址信号中的第二部分地址；其中，对应的扇区选择信号被激活，一对应的主译码逻辑模块被选中激活并基于第二部分地址从多个主字线选择信号中激活一主字线选择信号，其中，存储阵列被划分为多个扇区，每个扇区对应一个主译码逻辑模块；其中，基于第一部分地址为特定地址位，第一译码电路激活非边缘扇区对应的非边缘主译码逻辑模块对应的扇区选择信号。

技术研发人员：杨一哲,贾少旭
受保护的技术使用者：兆易创新科技集团股份有限公司
技术研发日：
技术公布日：2024/6/18