存储单元、半导体器件及存储器的制作方法

本公开涉及集成电路，尤其涉及一种存储单元、半导体器件及存储器。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成，传统的dram存储单元由一个晶体管和一个电容结构组成，其中，晶体管的栅极与字线相连、源极与位线相连、漏极与电容器相连。

2、然而，随着dram集成度的增加，dram存储单元中电容结构持续微缩，导致电荷存储量持续降低，漏电更快。另外，随着dram特征尺寸的不断缩小，电容结构的纵宽比越来越大、制造难度越来越高。

技术实现思路

1、本公开实施例提供了一种存储单元、半导体器件及存储器。

2、第一方面，本公开实施例提供了一种存储单元，至少包括：第一晶体管和第二晶体管；

3、其中，所述第一晶体管的控制端和所述第二晶体管的控制端相连，且所述第一晶体管的第一端和所述第二晶体管的第一端相连；所述第一晶体管的第二端连接第一电压，所述第二晶体管的第二端连接第二电压；

4、所述存储单元基于所述第一晶体管或者所述第二晶体管的寄生电容存储数据。

5、在一些实施例中，还包括第三晶体管；

6、所述第三晶体管的控制端与所述第一晶体管和所述第二晶体管的第一端连接，所述第三晶体管的第一端与所述第一晶体管和所述第二晶体管的控制端连接，所述第三晶体管的第二端连接所述第二电压；

7、所述第一晶体管与所述第三晶体管共同用于锁存写入所述存储单元的数据，或者，

8、所述第二晶体管与所述第三晶体管共同用于锁存写入所述存储单元的数据。

9、在一些实施例中，所述第二晶体管和所述第三晶体管为pmos管，所述第一晶体管为nmos管；所述第一电压小于所述第二电压；

10、所述第一晶体管的寄生电容大于所述第二晶体管的寄生电容，且所述第二晶体管的宽长比大于所述第一晶体管的宽长比的2倍以上。

11、在一些实施例中，所述第二晶体管和所述第三晶体管为nmos管，所述第一晶体管为pmos管；所述第一电压大于所述第二电压；

12、所述第二晶体管的寄生电容大于所述第一晶体管的寄生电容，且所述第一晶体管的宽长比大于所述第二晶体管的宽长比的2倍以上。

13、第二方面，本公开实施例提供了一种半导体器件，包括：沿第三方向依次堆叠的存储阵列，所述存储阵列包括沿第一方向和第二方向阵列排布的多个上述任一实施例中的存储单元、以及与每一所述存储单元连接的控制晶体管；

14、其中，所述控制晶体管的控制端与字线连接，所述控制晶体管的第一端与位线连接，所述控制晶体管的第二端与所述存储单元中的所述第一晶体管和所述第二晶体管的控制端相连；

15、所述控制晶体管至少用于控制所述存储单元进行数据存储。

16、在一些实施例中，所述控制晶体管的驱动能力大于所述第三晶体管的驱动能力。

17、在一些实施例中，所述控制晶体管为nmos管，且所述控制晶体管的宽长比大于所述第三晶体管的宽长比。

18、在一些实施例中，沿所述第一方向位于同一列的所述存储单元通过所述控制晶体管连接同一条所述位线；沿所述第二方向位于同一行的所述存储单元通过所述控制晶体管连接同一条所述字线。

19、在一些实施例中，沿所述第三方向位于同一列的部分所述存储单元通过所述控制晶体管连接同一条所述位线；或者，

20、沿所述第三方向位于同一列的全部所述存储单元通过所述控制晶体管连接同一条所述位线。

21、第三方面，本公开实施例提供一种存储器，包括上述任一实施例中所述的半导体器件。

22、本公开实施例提供一种存储单元、半导体器件及存储器，其中，存储单元至少包括：第一晶体管和第二晶体管；第一晶体管的控制端和第二晶体管的控制端相连，且第一晶体管的第一端和第二晶体管的第一端相连；第一晶体管的第二端连接第一电压，第二晶体管的第二端连接第二电压；存储单元基于第一晶体管或者第二晶体管的寄生电容存储数据。由于本公开实施例中的存储单元仅包括第一晶体管和第二晶体管，并基于第一晶体管或者第二晶体管的寄生电容存储数据，不需要制造额外的电容；且在存储数据时，寄生电容的另一端可以被设置为第一电压或第二电压，相较于设置为固定的中间电位，有利于存储更多的电荷，换句话说，可以在不刷新的情况具有更长的数据保持时间，或者说，具有较低的刷新频次。综上，相较于相关技术中的存储单元，集成面积更小、制备难度更小、性能更高、功耗更低。

技术特征：

1.一种存储单元，其特征在于，至少包括：第一晶体管和第二晶体管；

2.根据权利要求1所述的存储单元，其特征在于，还包括第三晶体管；

3.根据权利要求2所述的存储单元，其特征在于，所述第二晶体管和所述第三晶体管为pmos管，所述第一晶体管为nmos管；所述第一电压小于所述第二电压；

4.根据权利要求2所述的存储单元，其特征在于，所述第二晶体管和所述第三晶体管为nmos管，所述第一晶体管为pmos管；所述第一电压大于所述第二电压；

5.一种半导体器件，其特征在于，包括：沿第三方向依次堆叠的存储阵列，所述存储阵列包括沿第一方向和第二方向阵列排布的多个如上述权利要求2至4任一项所述的存储单元、以及与每一所述存储单元连接的控制晶体管；

6.根据权利要求5所述的半导体器件，其特征在于，所述控制晶体管的驱动能力大于所述第三晶体管的驱动能力。

7.根据权利要求6所述的半导体器件，其特征在于，所述控制晶体管为nmos管，且所述控制晶体管的宽长比大于所述第三晶体管的宽长比。

8.根据权利要求5至7任一项所述的半导体器件，其特征在于，沿所述第一方向位于同一列的所述存储单元通过所述控制晶体管连接同一条所述位线；沿所述第二方向位于同一行的所述存储单元通过所述控制晶体管连接同一条所述字线。

9.根据权利要求8所述的半导体器件，其特征在于，沿所述第三方向位于同一列的部分所述存储单元通过所述控制晶体管连接同一条所述位线；或者，

10.一种存储器，其特征在于，包括如权利要求5至9任一项所述的半导体器件。

技术总结
本公开实施例提供了一种存储单元、半导体器件及存储器，其中，所述存储单元至少包括：第一晶体管和第二晶体管；所述第一晶体管的控制端和所述第二晶体管的控制端相连，且所述第一晶体管的第一端和所述第二晶体管的第一端相连；所述第一晶体管的第二端连接第一电压，所述第二晶体管的第二端连接第二电压；所述存储单元基于所述第一晶体管或者所述第二晶体管的寄生电容存储数据。

技术研发人员：陈志勇
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/1/12