本公开总体上涉及电子装置，并且更准确地，涉及布置成阵列的集成电子单元。本公开具体地涉及包括双向阈值开关(ots)材料的电子装置。
背景技术：
1、在硫族化物材料当中，目前在研究用于电子装置(更具体地，用于制造开关器件和存储器)的两个类别。具体地，在双向阈值开关(ots)材料与相变(pc)材料之间进行了区分。这两种材料都可以用在电子集成装置中的薄膜中。
2、双向阈值开关材料根据施加在电子单元两端的电压电位的量在“开”和“关”状态之间切换。当通过双向阈值开关的电压超过阈值电压时，双向阈值开关的状态改变。一旦达到阈值电压，就触发“开”状态，并且双向阈值开关处于基本上导电的状态。如果电流或电压电位下降至阈值以下，则双向阈值开关返回到“关”状态。
3、相变材料可以在热量的作用下在结晶相和非晶相之间切换。由于非晶材料的电阻显著大于晶体材料的电阻，因此这种现象可用于限定通过利用相变材料测量的电阻来区分的两种存储器状态。在相变存储器中使用的最常见的相变材料是基于锗-锑-碲(gst)的。
4、图1a和图1b图示了美国专利申请公开no.2022/0238603(对应于法国专利申请no.2100747，其公开内容通过引用并入)中图示的已知存储器单元的示例的两个简化截面图。
5、电子单元100包括具有固定电阻值的电阻器102或电阻元件、也称为第一电极的第一电极105和附加层106。电子单元100还包括中间层104'，中间层104'包括双向阈值开关(ots)层104、存储器层108和阻挡层110。中间层104'例如位于电阻器102和第一电极105之间，其中ots层104例如与电阻器102接触。例如，附加层106连接到第一电极105。存储器层108例如位于ots层104上方并位于ots层104和第一电极105之间。阻挡层110布置在存储器层108和ots层104之间。
6、当施加到电子单元的电压高于ots层104的阈值电压时，电流可流过电子单元100中的ots层104和存储器层108，并且可导致层108的电阻率改变。该改变可改变层108的存储器状态，因此改变电子单元100的电特性。
7、高电阻状态可以与“复位”状态或逻辑“0”值相关联，而低电阻状态可以与“置位”状态或逻辑“1”值相关联。
8、需要改进现有的包含双向阈值开关的集成电子单元。
9、本领域中需要解决制成要在(存储器)阵列中使用的、具有简化结构但同时能够高效和/或正确地工作和/或具有期望的整体特性的电子单元的问题。
技术实现思路
1、为解决上述问题，提出了根据以下实施例中的一个或更多个的存储器电路。
2、一个实施例提供了一种存储器电路，所述存储器电路包括：存储器阵列，所述存储器阵列包括多个电子单元，其中，至少一个电子单元包括集成堆叠，所述集成堆叠连续地具有：i)第一电极；ii)包括双向阈值开关层的中间层；和iii)连接到所述中间层的电阻器；和控制电路，所述控制电路连接到所述至少一个电子单元，其中，所述控制电路被构造和配置为在所述第一电极和所述电阻器之间施加第一极性的第一电压脉冲，以设置所述电子单元的第一逻辑状态，并且施加与所述第一极性相反的第二极性的第二电压脉冲，以设置所述电子单元的第二逻辑状态。
3、根据一个实施例，所述双向阈值开关层由硫族化物材料制成。
4、根据一个实施例，所述至少一个电子单元在所述第一电极和所述电阻器之间仅包括所述中间层，并且其中，所述中间层仅包括所述双向阈值开关层。
5、根据一个实施例，所述双向阈值开关层具有在15nm和50nm之间的厚度。
6、根据一个实施例，所述控制电路包括多条位线和多条字线，并且所述至少一个电子单元通过其电阻器连接到相应的位线，并且通过其第一电极连接到相应的字线。
7、根据一个实施例，所述集成堆叠还包括在相对于所述中间层的相对侧部连接到所述电阻器的晶体管。
8、根据一个实施例，所述晶体管是mosfet晶体管。
9、根据一个实施例，所述晶体管是finfet晶体管。
10、根据一个实施例，所述双向阈值开关层具有在5nm和10nm之间的厚度。
11、根据一个实施例，所述控制电路包括多条位线和多条字线，并且所述至少一个电子单元通过其晶体管连接到相应的字线，并且通过其第一电极连接到相应的位线。
12、根据一个实施例，所述晶体管包括漏极和栅极，并且它通过其漏极连接到电阻器，并且通过其栅极连接到相应的字线。
13、根据一个实施例，所述控制电路包括用于每对位线和字线的相应的反相器，所述相应的反相器包括相应的p-mos晶体管和相应的n-mos晶体管。
技术特征：1.一种存储器电路，包括：
2.根据权利要求1所述的存储器电路，其中，所述双向阈值开关层由硫族化物材料制成。
3.根据权利要求1所述的存储器电路，其中，仅所述中间层位于所述至少一个电子单元的所述第一电极和所述电阻器之间，并且其中，所述中间层仅是所述双向阈值开关层。
4.根据权利要求3所述的存储器电路，其中，所述双向阈值开关层具有在15nm和50nm之间的厚度。
5.根据权利要求1所述的存储器电路，其中，所述控制电路包括多条位线和多条字线，其中，所述至少一个电子单元通过所述电阻器连接到相应的位线，并且其中，所述至少一个电子单元通过所述第一电极连接到相应的字线。
6.根据权利要求1所述的存储器电路，其中，所述集成堆叠还包括在相对于所述中间层的相对侧部连接到所述电阻器的晶体管。
7.根据权利要求6所述的存储器电路，其中，所述晶体管是mosfet晶体管。
8.根据权利要求6所述的存储器电路，其中，所述晶体管是finfet晶体管。
9.根据权利要求6所述的存储器电路，其中，所述双向阈值开关层具有在5nm和10nm之间的厚度。
10.根据权利要求6所述的存储器电路，其中，所述控制电路包括多条位线和多条字线，其中，所述至少一个电子单元通过所述晶体管连接到相应的字线，并且其中，所述至少一个电子单元通过所述第一电极连接到相应的位线。
11.根据权利要求10所述的存储器电路，其中，所述晶体管包括漏极和栅极，并且其中，所述漏极连接到所述电阻器，并且其中，所述栅极连接到相应的字线。
12.根据权利要求10所述的存储器电路，其中，所述控制电路对于每对位线和字线包括相应的反相器，所述相应的反相器包括相应的p-mos晶体管和相应的n-mos晶体管。
13.一种电路，包括：
14.根据权利要求13所述的电路，其中，所述双向阈值开关层由硫族化物材料制成。
15.根据权利要求13所述的电路，其中，所述双向阈值开关层具有在15nm和50nm之间的厚度。
16.根据权利要求13所述的电路，还包括具有连接到所述电阻器的导通端子和连接到字线的控制端子的晶体管。
17.根据权利要求16所述的电路，其中，所述晶体管是mosfet晶体管，所述导通端子是漏极并且所述控制端子是栅极。
18.根据权利要求16所述的电路，其中，所述晶体管是finfet晶体管，所述导通端子是漏极并且所述控制端子是栅极。
技术总结本公开涉及包括电子单元和控制电路的存储器电路。一种存储器电路包括由电子单元形成的存储器阵列。每个电子单元包括集成堆叠，所述集成堆叠连续地具有第一电极、由双向阈值开关层形成的中间层和连接到中间层的电阻器。控制电路连接到电子单元。控制电路被构造和配置为在第一电极和电阻器之间施加第一极性的第一电压脉冲以设置电子单元的第一逻辑状态，并施加与第一极性相反的第二极性的第二电压脉冲以设置电子单元的第二逻辑状态。
技术研发人员：A·雷代利
受保护的技术使用者：意法半导体国际公司
技术研发日：技术公布日：2024/12/23