专利名称：解码装置和方法
技术领域：
本发明涉及一种解码装置和一种解码方法，用于解码在比特数据流中的主图象数据、辅图象数据和伴音数据。
在已知的传统的解码装置中，信号的同步是通过将一个数据包标题或PES标题存储在一个存储器中而后利用一个CPU对一个系统的时钟基准、 一个展示时间标志(PTS)或类似成分进行分析而实现的。
这种传统的解码装置要求CPU不断地刷新SCR和PTS之间的相关性，以便对于已经解码的信号的输出的定时进行管理。这种要求使得对CPU和该解码装置之间的关系的控制变得复杂，因而给CPU增添了额外的负担。
传统的解码装置的弊端还在于要求过于大量的缓冲存储器。
根据本发明的一个方面，一种用于解码比特数据流并输出一个解码信号的解码装置包括一个分离器，用于将比特数据流分离成一个标题和数据；一个提取器，用于从标题提取确定解码信号输出时间的第一定时信息；一个格式器，用于将该第一定时信息插到数据的预定的位置；一个解码器，用于对数据进行解码，以便产生解码的信号；以及一个输出控制器，根据用于确定对解码信号进行输出的定时的一个基准的第二定时信息和该插入在数据的预定位置的第一定时信息，控制该解码信号的输出定时。
在本发明的一个实施例中，数据包括多个数据部分，而且该格式器包括一个选择电路，用于响应限定该多个数据部分当中的一个预定数据部分的一检测信号而选择多个数据部分之一或该第一定时信息。
在本发明的另一个实施例中，该数据包括多个数据部分，而且该格式器将一个地址指针插入到该数据的一个预定的位置，该地址指针以一个可编址的形式将该多个数据部分之一和该多个数据部分的另外一个链接。
在本发明的又一个实施例中，格式器包括一个第一选择电路，用于响应限定该多个数据部分当中的一个预定数据部分的一个第一检测信号而选择多个数据部分之一或该第一定时信息；一个计数器，用于计数在第一检测信号的接收和紧随该第一检测信号之后的第二检测信号的接收之间通过该格式器传送的数据量；以及一个第二选择电路，用于响应第二检测信号选择来自第一选择电路的输出或来自该计数器的输出的之一。
在本发明的另一个实施例中，解码装置还包括一个读出控制部分，用于控制据的读出，以便响应一个控制信号而参考该地址指针，跳过该多个数据部分的至少一个局部。
在本发明的另一个实施例中，解码装置还包括一个读出控制部分，用于控制数据的读出，以便响应一个控制信号，将该多个数据部分的至少一个局部重复地读出。
在本发明的另一个实施例中，解码装置还包括一个读出控制部分，用于控制数据的读出，以便根据该第一定时信息和该第二定时信息的比较结果而参考该地址指针，跳过该多个数据部分的至少一个局部。
在本发明的另一个实施例中，解码装置还包括一个读出控制部分，用于控制数据的读出，以便根据该第一定时信息和该第二定时信息的比较结果，将该多个数据部分的至少一个局部重复地读出。
根据本发明的另一个方面，一种用于解码比特数据流并将解码的信号输出的方法包括以下的步骤将比特数据流分离成一个标题和数据；从标题提取确定解码信号输出时间的第一定时信息；将该第一定时信息插到数据的预定的位置；对数据进行解码，以便产生解码的信号；以及，根据用于确定对解码信号进行输出的定时的一个基准的第二定时信息和该插入在数据的预定位置的第一定时信息，控制该解码信号的输出定时。
因此，这里描述的本发明提供的解码装置只加给CPU相对轻的负担，且要求较小量的缓冲存储器，还提供了采用这样的解码装置的进行信号的解码的解码方法。
对于本领域的技术人员，通过参考附图阅读和理解以下详细说明，本发明的这些及其它优点是显而易见的。
图1是包括根据本发明的一个解码装置的一个DVD播放机的框图；图2是说明根据本发明的第一实施例的解码装置的结构的电路图；图3是输入到图2的解码装置的比特数据流的示意图；图4A示出一个数据包标题的一个一般的句法的示例和根据该句法的比特安排的示例；图4B示出一个PES标题的一般的句法的示例和根据该句法的比特安排的示例；图5示出存储在图2的解码装置中的缓冲存储器的一个主图象数据存储区中的主图象数据的结构；图6是表示在图2的解码装置中的一个比特数据流分割器的结构框图；图7是表示在图2的解码装置中的一个格式器的结构框图；图8是说明根据本发明的第二实施例的解码装置的结构电路图；图9示出存储在图8的解码装置中的缓冲存储器的一个主图象数据存储区中的主图象数据的结构；图10是表示在图8的解码装置中的一个格式器的结构框图；图11示出存储在图8所示的解码装置中的缓冲存储器的一个数据存储部分中的数据的结构，用于说明执行双倍速再生的操作方式；和图12是在图8的解码装置中的读出控制器的框图。
本发明将通过参考附图以说明性而非限定性的实例的方式进行描述。
图1是一个DVD播放机300的框图。包括根据本发明的第一实例的一个解码装置1。
如图1所示，DVD播放机300包括一个拾取单元320，用于读出存储在一个DVD盘上的数据；一个实体电路块(physical block)300，用于对读出的数据进行再生，以便产生一个比特数据流100，作为一个逻辑块340提供的解码装置1，用于解码该比特数据流100，从而输出一个主图象信号200a、一个辅图象信号200b和一个伴音信号200c到一个输出装置350；以及一个中央处理单元(CPU)360，用于控制实体电路块330和该逻辑块340。
拾取单元320包括一个激光单元321，用于将一个具有预定波长的激光束辐射到该DVD盘310。
实体电路块330包括一个误码校正单元331和伺服控制单元332。
该DVD播放机最好是以下述的方式操作。
当一个再生启动指令或一个再生终止指令从一个输入装置370输入到CPU360时，CPU360将一个指示再生操作的启动/终止操作的控制信号361输出到解码装置1。当指示再生模式(例如正常的再生模式，双倍速再生模式或静止再生模式)的一个指令从输入装置370输入到CPU360时，该CPU360输出指示再生模式的一个控制信号362到解码装置1。随后，解码装置1根据控制信号361和362执行解码。
图2是根据本发明第一实施例的解码装置1的结构的电路图。该解码装置1接收一个比特数据流100，随后将该比特数据流100分割成主图象数据、辅图象数据和伴音数据，并将这三种类型的数据解码。因此，该解码装置1输出主图象信号200a、辅图象信号200b和伴音信号200c。有关该解码装置1的进一步的细节将在下描述。
该比特数据流100是从一个数据存储介质输入的，例如CD-ROM、光盘和录象带，或者是从广播介质输入的，例如普通的电视广播、卫星广播或数据通信。
图3是输入到解码装置1的比特数据流100的示意图。虽然示出在图3中的比特数据流100是符合MPEG2的标准，但如下所述，其它的任何具有大体相同的标题和数据的数据流都能被输入到该解码装置1。
如图3所示，比特数据流100包括一个或多个沿着时间轴排列的数据包组110。每一个数据包组110包括一个数据包标题120和一个或多个数据包130。每一个数据包130包括一个PES标题140以及数据150。该数据150可以是主图象数据150a、辅图象数据150b或伴音数据150c的任何一个。
该主图象数据150a表示包括在例如电影和TV广播的视频媒介中的主要信息。该辅图象数据150b表示在上述的媒介中的附加信息，例如标题和字幕。
数据包标题120包括一个SCR(系统时钟基准)121，它确定了用于输出解码信号的定时的基准。除去SCR121之外，该数据包标题120包括该主图象数据、该辅图象数据和该伴音数据的最大输入速率的定义和最大缓存量的定义。
PES标题140包括一个PTS(展示时间标记)141，它确定了用于输出解码信号的定时。由PTS141确定的该定时是以由SCR121所确定的基准为基础的一个相对定时。除去PTS141之外，PES标题140还包括一个解码时间标记(DTS)、基础数据流时钟基准(ESCR)和用于特技播放控制的一个标志。
图4A示出了数据包标题120的一个普通句法的实例和根据该句法的比特排布的一个实例。比如说，对应一个三阵列组合的比特排布是对应于SCR121的系统_时钟_基准_基址[32∶30]，系统_时钟_基准_基址[29∶15]，和，系统_时钟_基准_基址[14∶0]。在本例中，SCR121是33比特的数据。
图4B示出了PES标题140的一个普通句法的实例和根据该句法的比特排布的一个实例。比如说，对应一个三阵列组合的比特排布是PTS[32∶30]，PTS[29∶15]，和PTS[14∶0]。在本例中，PTS141是33比特的数据。
参考图2，该解码装置1包括一个比特数据流分割器10，一个缓冲存储器20，一个包括读出控制部分33的控制部分30和一个基本解码部分40。
指示再生操作的启动/终止的控制信号361被输入到比特数据流分割器10，并经过一个输入部分50输入到读出控制部分33。
该比特数据流分割器10接收比特数据流100，并将该比特数据流100分割成主图象数据150a、辅图象数据150b和伴音数据150c。该比特数据流分割器10从比特数据流100的PES标题140提取PTS141，并将该PTS141插入到紧随PES标题140的数据150(主图象数据150a，辅图象数据150b和伴音数据150c)的预定位置。
缓冲存储器20包括用于存储主图象数据的一个主图象数据存储部分20a、用于存储辅图象数据的一个辅图象数据存储部分20b和用于存储伴音数据的一个伴音数据存储部分20c。
在将PTS141插入主图象数据150a之后，比特数据流分割器10将已经插入有PTS141的主图象数据150a存储到缓冲存储器20的主图象数据存储部分20a中作为主图象数据160a。以相似的方式，比特数据流分割器10将已经插入有PTS141的辅图象数据150b存储到缓冲存储器20的辅图象数据存储部分20b中作为辅图象数据160b。比特数据流分割器10还将已经插入有PTS141的伴音数据150c存储到缓冲存储器20的伴音数据存储部分20c中作为伴音数据160c。在主图象数据存储部分20a中的将用以存储主图象数据160a的地址是由地址信号180a所指定的。在辅图象数据存储部分20b中的将用以存储辅图象数据160b的地址是由地址信号180b所指定的。在伴音数据存储部分20c中的将用以存储伴音数据160c的地址是由地址信号180c所指定的。地址信号180a、地址信号180b和地址信号180c是由比特数据流分割器10产生的。
图5示出了存储在缓冲存储器20的主图象数据存储部分20a中的主图象数据160a的结构。该主图象数据160a包括一个或多个存取单元161a。每一个存取单元161a可以是对应于一个场的数据，或者是对应于一个帧的数据。
每一个存取单元161a包括一个图象启动码(PSC)162a。该PSC162a存储在从存取单元161a开始的第一个码字当中。在本例中，PTS141存储在从存取单元161a开始的第二个码字当中。毫无疑问，PTS141可被插入到其它的位置。只要所执行的PTS141的插入符合对于所有的存取单元161a的共用规则，该PTS141能够被插入到该存取单元161a的任何位置。
辅图象数据160b和伴音数据160c各具有和存取单元161a基本相同的结构。辅图象数据160b包括一个或多个存取单元161b。每一个存取单元161b可以是对应于一个场的数据，或者是对应于一个帧的数据。伴音数据160c包括一个或多个存取单元161c。一个存取单元161c是能够被独立地解码成为伴音信号的最小单位。例如，在MPEG1的第一层中，每一个存取单元161c包括384个取样。
包括在比特数据流100中的数据包标题120和PES标题140都不被存储在缓冲存储器20中。而是该比特数据流分割器10从数据包标题120提取一个SCR121并将该SCR121送到控制部分30。如上所述，比特数据流分割器10还从比特数据流100的PES标题140中提取PTS141，并将该PTS141插入到紧随该PES标题140的数据150的一个或多个数据片的一个预定位置。
如上所述，确定用于输出解码信号的定时的PTS141被直接插入到数据150的预定的位置。因此，解码装置1将解码的信号同步以便输出而不需要任何来自CPU360的协助。换句话说，CPU360无需分析数据包标题120和PES标题140以及保持这种分析结果的相关性。因此，CPU360和解码装置1之间的关系的控制被简化，并因此减轻了加在CPU360上的负担。
如上所述，比特数据流分割器10从数据包标题120提取确定用于输出解码信号的定时的基准的一个SCR121，还从PES标题140提取确定用于输出解码的信号的定时的PTS141。因此，数据包标题120和PES标题140分别地包括有不需要存储在缓冲存储器20中的SCR121和PTS141。所以，在缓冲存储器20中存储的数据量被减少。结果是作为缓冲存储器20所要求的存储容量被减少。
再来参考图2描述解码装置1的结构。
该控制部分30包括一个SCR-PTS比较部分31、读出控制部分33和一个输出控制部分34。
如下所述，SCR-PTS比较部分31从比特数据流分割器10接收SCR121并从读出控制部分33接收PTS141。随后，根据SCR121的值和PTS141的值，SCR-PTS比较部分31将一个确定对解码信号进行输出的定时的控制信号输出到输出控制部分34。
SCR-PTS比较部分31包括一个SCR计数器32和比较器31a、31b和31c。由比特数据流分割器10抽取的SCR121被输入到SCR计数器32，SCR计数器32设置SCR121的值作为初始值，并以90KHZ的频率递增该初始值。该递增的值被输入到比较器31a、31b和31c。PTS141是从存取单元中提取的，该单元是按照下述的方式从读出控制部分33读出的。
比较器31a比较来自SCR计数器32的值和PTS141并将表示比较结果的信号作为一个输出信号送到一个输出控制器34a。例如，当由SCR计数器32所获得的向上计数的值小于PTS141的值时，比较器31a将一个低电平输出控制信号送到输出控制器34a。否则，比较器31a将一个高电平输出控制信号送到输出控制器34a。
当接收到一个高电平输出控制信号时，输出控制器34a允许基本解码部分40的主图象数据解码器40a输出解码信号。当接收到一个低电平输出控制信号时，输出控制器34a则禁止该主图象数据解码器40a输出解码信号。
比较器31b和31c以相似于比较器31a的方式工作，而且，和输出控制器34a一起被包括在该输出控制部分34中的输出控制器34b和34c以和输出控制器34a相同的方式工作。因此在本说明书中省略了对这些单元的描述。
如上所述，用于从基本解码部分40输出解码信号的定时是根据由SCR计数器32获得的向上计数的计数值和PTS141的值之间的关系所控制的。因此，由该基本解码部分40解码的信号被同步。
读出控制部分33包括读出控制器33a、33b和33c。
读出控制器33a读出存储在主图象数据存储部分20a中的主图象数据160a。各存取单元161a作为一个单元读取。除去PSC162a和PTS141的数据之外，读出控制器33a将在存取单元161a中的数据送到主图象数据解码器40a。读出控制器33a从存取单元161a提取PTS141，并将PTS141送到比较器31a。
读出控制器33b和33c的工作方式与读出控制器33a相同，因而有关这些单元的操作的描述在本说明书中省略。
该基本解码部分40包括主图象数据解码器40a，一个辅图象数据解码器40b和一个伴音数据解码器40c。
该主图象数据解码器40a、辅图象数据解码器40b和伴音数据解码器40c根据一个预定的规则分别对读出控制器33a、33b和33c读出的数据进行解码。所采用的规则是由解码装置1所利用的标准决定的。例如，当存储在缓冲存储器20中的数据被压缩时，则该基本解码部分40将对这些数据进行扩展。由主图象数据解码器40a、辅图象数据解码器40b和伴音数据解码器40c所解码的信号被分别从输出控制器34a、43b和34c输出。
图6是表示比特数据流分割器10的结构框图。
如图6中所示，该比特数据流分割器10包括一个启动码检测器51，一个分割器52，一个SCR提取器53，一个PTS提取器54和一个格式器55。
该启动码检测器51检测一个启动码，该启动码是放置在数据包标题120的起始位置、PES标题140的起始位置和存取单元151a的起始位置。例如，一个启动码是具有24个比特的数据流，例如“0000 0000 0000 0000 0000 0001”。当在输入到比特数据流分割器10的比特数据流100中检测到一个启动码时，该启动码检测器51就将一个启动码检测信号送到分割器52。
分割器52读出紧接在该启动码之后的预定比特数目的数据(例如是8比特的数据)，并确定该数据是否对应于一个预定的比特数据流。
当紧接着该启动码之后的8比特的数据是“1011 1010”时，分割器52则确定该数据是数据包标题120，并从比特数据流100中提取该数据包标题120。随即将该数据包标题120送到SCR提取器53。SCR提取器53从数据包标题120中提取SCR121。这一提取是根据例如图4A所示的句法执行的。
当跟随在启动码之后的8比特的数据是“1100 XXXX”时，分割器52确定该数据是对应于主图象数据150a的PES标题140，并从比特数据流100中提取出该PES标题140。随后将该PES标题140送到PTS提取器54。该PTS提取器54从PES标题140中提取PTS141。这一提取是根据例如图4B所示的句法执行的。
跟随在PES标题140之后的主图象数据150a被送到格式器55。
当跟随在启动码之后的8比特的数据是“1011 1101”时，分割器52确定该数据是对应于辅图象数据150b的PES标题140，并从比特数据流100中提取出该PES标题140。随后将该PES标题140送到PTS提取器54。该PTS提取器54从PES标题140中提取PTS141。这一提取是根据例如图4B所示的句法执行的。
跟随在PES标题140之后的辅图象数据150b被送到格式器55。
当跟随在启动码之后的8比特的数据是“110X XXXX”时，分割器52确定该数据是对应于伴音数据150c的PES标题140，并从比特数据流100中提取出该PES标题140。随后将该PES标题140送到PTS提取器54。该PTS提取器54从PES标题140中提取PTS141。这一提取是根据例如图4B所示的句法执行的。
跟随在PES标题140之后的伴音数据150c被送到格式器55。
当跟随在启动码之后的8比特的数据是“0000 0000”时，分割器52确定该数据是PSC162a，并将该PSC检测信号送到格式器55。
响应该PSC检测信号，格式器55将从PTS提取器54输出的PTS141插入到主图象数据150a、辅图象数据150b和伴音数据150c的预定位置。结果是，格式器55输出其中分别包括PTS141的主图象数据160a、辅图象数据160b和伴音数据160c。格式器55还输出地址信号180a、地址信号180b和地址信号180c。
图7示出了格式器55的结构。格式器55包括一个PTS寄存器550，一个主图象数据格式化部分560a，一个辅图象数据格式化部分560b和一个伴音数据格式化部分560c。
PTS寄存器550存储由PTS提取器54提取的PTS141。
主图象数据格式化部分560a包括一个选择电路561a和一个地址产生电路562a。
将主图象数据150a逐个码字地输入到选择电路561a中。当PSC检测信号具有低电平时，选择电路561a有选择地输出主图象数据150a的各码字。响应PSC检测信号从一个低电平到一个高电平的变化，选择电路561a有选择地输出存储在PTS寄存器550中的PTS141汇合到来自主图象数据150a的一个码字。以这种方式，将PTS141插入到紧临PSC162a的码字位置。此外，PTS141可被插入到相距PSC162a有预定的码字数目远的位置。该预定的码字数目可以通过选择电路561a根据(例如)一个时钟信号(没示出)来计数。
地址产生电路562a产生地址信号180a，该信号指示在主图象数据存储部分20a中存储包括PTS141的主图象数据160a的位置。
辅图象数据格式化部分560b和伴音数据格式化部分560c的工作方式与主图象数据格式化部分560a相同，因而有关这些单元的工作的描述在本说明书中省略。[实例2]图8示出了根据本发明的第二实例的一个解码装置2的电路结构示意图。除去一个比特数据流分割器11和一个读出控制部分35之外，解码装置2的结构和根据实例1的解码装置1的结构完全一样。与实例1中讨论的相同的部件由相同的参考符号表示，其描述被省略。
比特数据流分割器11接收比特数据流100并将其分割成主图象数据150a、辅图象数据150b和伴音数据150c。比特数据流分割器11从比特数据流100的PES标题140中提取一个PTS141，并将该PTS141插入到紧随在PES标题140之后的数据150(主图象数据150a，辅图象数据150b或伴音数据150c)的预定的位置。此外，比特数据流分割器11还将一个地址指针171插入到数据150的预定的位置。
图9示出了由比特数据流分割器11存储在缓冲存储器20的主图象数据存储部分20a中的主图象数据160a的结构。在图9的实例中，地址指针171被插入到从每一个存取单元161a的起始算起的第三个码字中。毫无疑问，地址指针171也可以插入到其它的位置。只要所执行的地址指针171的插入符合对于所有的存取单元161a的共用规则，该地址指针171可被插入到存取单元161a的任何位置。
地址指针171的值指示在存储在缓冲存储器20中的存取单元161a中的另一个地址指针171的地址，该值是沿着时间轴计数的。参考图9中的实例，在一种假设的情况中，一个存取单元161a-2在缓冲存储器20中是紧随在一个存取单元161a-1之后存储的，并且该存取单元161a-2的地址指针171的地址是在该存取单元161a-1的地址指针171的地址之后的255个码字，该存取单元161a-1的地址指针171的值被设置为225。
因此，如图9中的箭头所示，从存取单元161a-1向存取单元161a-2形成一个指针链。
该指针链的形成可以通过例如下面的方式实现。
存取单元161a-1的地址指针171的地址A1被保存，并获得存取单元161a-2的地址指针171的地址A2。随后，地址A2存储在由地址A1指示的位置。该地址A2可以是一个与地址A1相对的地址。这样的一个相对地址可以通过例如计数在接收到一个PSC检测信号和接收到下一个PSC检测信号之间经过格式器55(图6)的数据量而获得。
图10示出了一个格式器55A的结构。该格式器55A用于取代55，以便实现将地址指针171插入在数据150的一个预定的位置。
格式器55A包括一个PTS寄存器550，一个主图象数据格式化部分660a，一个辅图象数据格式化部分660b和一个伴音数据格式化部分660c。
PTS寄存器550存储由PTS提取器54提取的PTS141。
除去图7示出的部件之外，主图象数据格式化部分660a包括一个数据计数器661a，一个地址指针寄存器662a，一个选择电路663a和另外一个选择电路664a。
该数据计数器661a、地址指针寄存器662a、选择电路663a和选择电路664a被用于响应两个连续的PSC检测信号而执行预定的操作。在下面，在两个连续的PSC检测信号当中，第一个信号表示为“检测信号S1”，而第二个信号表示为“检测信号S2”。预定的操作被示于表1中。
表1
<p>响应检测信号S1从低电平到高电平的电平改变，地址指针寄存器662a存储由地址产生电路562a产生的地址。执行该过程是为了保存存取单元161a-1的地址指针171的地址A1(见图9)。
响应检测信号S1从低电平到高电平的电平改变，数据计数器661a复位该计数值并开始计数。执行这一过程是为了计数在一个PSC检测信号的接收和下一个PSC检测信号的接收之间经过格式器55A传送的主图象数据150a的码字的数目。
响应检测信号S2从低电平到高电平的电平改变，选择电路663a有选择地输出由数据计数器661a计数的值。指示相对于存取单元161a-1的地址指针171的存取单元161a-2的地址指针171的相对位置的偏移值(见图9)被作为一个输出从选择电路663a输出。
响应检测信号S2从低电平到高电平的电平改变，选择电路664a有选择地输出存储在地址指针寄存器662a中的地址。所以，存取单元161a-2的地址指针171的相对地址A2被存储在由存取单元161a-1的地址指针171的地址A1所指定的位置(见图9)。
辅图象数据格式化部分660b和伴音数据格式化部分660c具有相同的结构，且具有和主图象数据格式化部分660a相同的工作方式，因而有关这些单元的工作的描述在本说明书中省略。
辅图象数据160b和伴音数据160c具有和主图象数据160a相同的结构，因而有关这些单元的描述在本说明书中省略。
如在例1中所述，包括在比特数据流100中的数据包标题120和PES标题140都不被存储在缓冲存储器20中。而是该比特数据流分割器11从数据包标题120提取一个SCR121，并将该SCR121送到控制部分30。比特数据流分割器11还从比特数据流100的PES标题140中提取PTS141，并将该PTS141插入到跟随在PES标题140之后的数据150的一段或多段的每个中的预定位置。此外，比特数据流分割器11将一个地址指针171插入到数据150的一段或多段的每个中的预定位置。
如上所述，确定解码的信号的输出定时的PTS141和地址指针171是被直接地插入到数据150的预定位置。因此，解码装置2同步用于输出解码信号的输出定时而不需要来自CPU360的协助。换句话说，CPU360无需分析数据包标题120和PES标题140及保持分析结果的相关性。因此，CPU360和解码装置2之间的关系的控制被简化，并因此减轻了加到CPU360的负担。
如上所述，比特数据流分割器11从数据包标题120提取确定用于输出解码的信号的定时的基准的一个SCR121，还从PES标题140提取确定用于输出解码的信号的定时的PTS141。因此分别包含有SCR121和PTS141的数据包标题120和PES标题140不需要存储在缓冲存储器20中。所以，在缓冲存储器20中存储的数据量被减少。结果是作为缓冲存储器20所要求的存储容量被减少。
回到图8，描述读出控制部分35。
除去由读出控制部分33执行的操作之外，利用地址指针171，读出控制部分35执行特殊的再生操作和信号同步。
读出控制部分35包括读出控制器35a、35b和35c。下面将读出控制器35a作为一个例子描述。读出控制器35b和35c的操作与读出控制器35a相同，其描述被省略。
首先描述由读出控制器35a执行的再生操作。
读出控制器35a根据从输入部分50输入的控制信号362进行工作。当控制信号362指示“正常再生模式”时，读出控制器35a的操作与例1中描述的相同。就是说，读出控制器35a读出存储在主图象数据存储部分20a中的主图象数据160a。每一个存取单元161a作为一个单元读出。除去PSC162a和PTS141之外，读出控制器33a将在存取单元161a中的数据送到主图象数据解码器40a。读出控制器35a从存取单元161a中提取PTS141，并将该PTS141送到比较器31a。
当控制信号362指示“双倍速再生模式”时，读出控制器35a在读出存储在主图象数据存储部分20a中的主图象数据160a的存取单元161a之前，读出存取单元161a的地址指针171。如上所述，地址指针171存储着另一个在时间轴靠后位置上的存取单元161a的一个地址指针171的地址A2。代替读出紧随已经读出的地址指针171的数据，读出控制器35a读出紧随位于在由已经读出的地址指针171指定的地址A2中的地址指针171后的数据。这就意味着每两个存取单元161a中的一个被跳过而不读。以这种方式，读出控制器35a执行双倍速再生。
图11示出了双倍速再生的执行情况。
在“正常再生模式”中，读出控制器35a顺序地读出存取单元911至存取单元917。在“双倍速再生模式”中，读出控制器35a只是顺序地读出存取单元911，913，915和917，而跳过存取单元912，914和916。
当控制信号362指示“静止再生模式”时，读出控制器35a重复地读出紧随在地址指针171之后的数据。因此，同一个存取单元被重复地再生。
图12是读出控制器35a的一个框图。读出控制器35a把指示将要被存取的主图象数据存储部分20a的位置的一个地址送到主图象数据存储部分20a并从该主图象数据存储部分20a接收对应于该地址的主图象数据160a。
读出控制器35a包括一个PSC解码器3500，一个PTS提取器3520和一个PTS寄存器3530。
PSC解码器3500检测一个包括在存取单元161a中的PSC162a并输出一个PSC检测信号。
PTS提取器3520提取包括在存取单元161a中的PTS141，并将该PTS141存储在该PTS寄存器3530中。PTS寄存器3530的输出被送到比较器31a。PTS提取器3520把在存取单元161a中的除去PSC162a和PTS141之外的数据送到主图象数据解码器40a。
读出控制器35a还包括一个控制部分3510。该控制部分3510接收经过输入部分50输入的控制信号361和362、来自比较器31a的输出和PSC检测信号。控制部分3510根据这些输入信号产生使能信号EN1至EN4。
(1)读出控制器35a以下述的方式工作在“正常再生模式”控制部分3510保持使能信号EN1-EN4在无效状态。
响应该PSC检测信号，存储在读出寄存器3580中的值被初始化为零。
控制部分3510每将使能信号EN3激活一次，读出存取单元161a中的一个码字。结果是，加法器3570的输出被加1地递增且被存入读出寄存器3580。
响应该PSC检测信号，存储在基址寄存器3560中的值被初始化为存储在一个输出寄存器3600中的值。
另一个加法器3590把来自基址寄存器3560和来自读出寄存器3580的输出相加。
控制部分3510每将使能信号EN4激活一次，读出存取单元161a中的一个码字。结果是，加法器3590的输出被存储在输出寄存器3600中。输出寄存器3600的输出被作为一个地址送到主图象数据存储部分20a。
(2)读出控制器35a以下述的方式工作在“双倍速再生模式”响应PSC检测信号，控制部分3510激活使能信号EN1。结果是，存取单元161a-1的地址指针171的值被存储在地址寄存器3540中。
加法器3550将来自基址寄存器3560的输出和来自地址寄存器3540的输出相加。
控制部分3510响应该PSC检测信号激活使能信号EN2。结果是，将来自加法器3550的输出存储在基址寄存器3560中。这就意味着存储在基址寄存器3560中的值与在“正常再生模式”中由存储在其内的值相比增加了存储在地址寄存器3540中的地址指针171的值。
如在“正常再生模式”的情况中一样，基址寄存器3560的输出和读出寄存器3580的输出由加法器3590相加，并将该和存储在输出寄存器3600中。输出寄存器3600输出的是存取单元161a-2的地址指针171的地址而不是存取单元161a-1的地址指针171的地址。
(3)读出控制器35a以下述的方式工作在“静止再生模式”响应PSC检测信号，存储在基址寄存器3560中的值被保持而不被初始化为存储在输出寄存器3600中的值。其它的处理与在“正常再生模式”中一样。因此，在同一个存取单元161a中的数据被重复地送到主图象数据解码器40a。
下面描述利用地址指针171而由读出控制器35a执行的同步。
在第二个实例中，来自SCR-PTS比较部分31的比较器31a的输出被输入到读出控制器35a。如上所述，来自比较器31a的输出指示通过向上计数SCR121的值而得到的值和PTS141的比较结果。
用于比较上述结果的定时例如以下述的方式确定。用于确定这种定时的信号可以在比较器31a至31c的内部产生，或在比较器31a至31c的外部产生。
<用于比较的定时>
对于图象数据帧定时33ms(NTSC)帧定时25ms(PAL)对于伴音数据每384个取样(MPEG1级1)每1152个取样(MPEG1级2)当通过向上计数SCR121的值而获得的值大于PTS141的值时，输出对应于具有上述的PTS141的存取单元161a的一个信号200a的时间已经过去。当来自比较器31a的输出指示“通过向上计数SCR121的值而获得的值是大于PTS141的值”时，读出控制器35a执行与在“双倍速再生”的情况中相同的操作。当读出控制器35a以预定的比率跳过存取单元161a的读出时，就实现这种操作。因此由从输出控制器34a输出信号200a的过程中的延迟产生的各种弊端得以弥补。
当通过向上计数SCR121的值而获得的值小于PTS141的值时，则输出对应于具有上述的PTS141的存取单元161a的信号200a的时间还没有到来。当来自比较器31a的输出指示“通过向上计数SCR121的值而获得的值小于PTS141的值”时，读出控制器35a执行与在“静止再生”的情况中相同的操作。当读出控制器35a重复地读出接在已经被读出的地址指针171之后的数据时，就实现这一操作。所以，在当把在同一个存取单元161a中的数据输出任意次的同时，从输出控制器34a输出信号200a的定时被调整。
在实例2中，通过把地址指针171插入到存取单元161a的预定位置，实现了特殊的再生和信号的同步。
根据本发明的一个解码装置能够用软件实现。本专业的技术人员很容易明白，采用包括了用于接收一个比特数据流的一个I/O接口、一个外存控制器和一个定时器的微计算机，就能够利用软件实现图2和8示出的解码装置1和解码装置2的功能和操作。
根据本发明，确定输出解码信号的定时的第一定时信息被插入到数据的预定的位置。因此，解码装置同步了用于输出解码信号的定时而不需要来自CPU的任何协助。结果是减轻了加到CPU上的负担。
解码装置从标题提取第一定时信息，因而不需要将包括该第一定时信息的标题存储在缓存器中。所以，存储在缓存器中的数据量被减少。结果是，缓冲存储器所需的存储器的容量被减少。
在将地址指针插入到数据的预定的位置的情况中，能够更容易地执行特殊的再生和信号的同步。
本专业的技术人员在本发明的精神范围之内作各种修正将是显见的。因此，不打算将所附的权利要求的范围限定到作出的描述，而是应当对这些权利要求有广义的解释。
权利要求
1.一种用于解码比特数据流并输出一个解码信号的解码装置包括一个分割器，用于将比特数据流分离成一个标题和数据；一个提取器，用于从标题提取确定解码信号输出时间的第一定时信息；一个格式器，用于将该第一定时信息插入到数据的预定的位置；一个解码器，用于对数据进行解码，以便产生解码的信号；以及一个输出控制器，根据用于确定对解码信号进行输出的定时的一个基准的第二定时信息和该插入在数据的预定位置的第一定时信息，控制该解码信号的输出定时。
2.根据权利要求1的解码装置，其中数据包括多个数据部分，而且该格式器包括一个选择电路，用于响应限定该多个数据部分当中的一个预定数据部分的检测信号而选择多个数据部分之一或该第一定时信息。
3.根据权利要求1的解码装置，其中该数据包括多个数据部分，而且该格式器将一个地址指针插入到该数据的预定的位置，该地址指针以一种可编址的形式将该多个数据部分之一和该多个数据部分的另外一个链接。
4.根据权利要求3的解码装置，其中该格式器包括一个第一选择电路，用于响应限定该多个数据部分当中的一个预定数据部分的一个第一检测信号而选择该多个数据部分之一或该第一定时信息；一个计数器，用于计数在第一检测信号的接收和紧随该第一检测信号之后的第二检测信号的接收之间通过该格式器传送的数据量；以及一个第二选择电路，用于响应第二检测信号选择来自第一选择电路的输出或来自该计数器的输出之一。
5.根据权利要求3的解码装置，还包括一个读出控制部分，用于控制数据的读出，以便响应一个控制信号而参考该地址指针，跳过该多个数据部分的至少一个局部。
6.根据权利要求1的解码装置，还包括一个读出控制部分，用于控制数据的读出，以便响应一个控制信号，将该多个数据部分的至少一个局部重复地读出。
7.根据权利要求3的解码装置，还包括一个读出控制部分，用于控制数据的读出，以便根据该第一定时信息和该第二定时信息的比较结果而参考该地址指针，跳过该多个数据部分的至少一个局部。
8.根据权利要求1的解码装置，还包括一个读出控制部分，用于控制数据的读出，以便根据该第一定时信息和该第二定时信息的比较结果，将该多个数据部分的至少一个局部重复地读出。
9.一种用于解码比特数据流并将解码的信号输出的方法包括以下的步骤将比特数据流分离成一个标题和数据；从标题提取确定解码信号输出时间的第一定时信息；将该第一定时信息插到数据的预定的位置；对数据进行解码，以便产生解码的信号；以及，根据用于确定对解码信号进行输出的定时的一个基准的第二定时信息和该插入在数据的预定位置的第一定时信息，控制该解码信号的输出定时。
全文摘要
用于对比特流中的主图象数据、辅图象数据和伴音数据进行解码的装置和方法。解码装置包括一分割器，将比特流分割成标题和数据。还包括提取器和格式器，提取器从标题提取确定解码信号输出定时的第一定时信息，格式器将该信息插入到数据的预定位置。还包括一解码器，用于产生解码的信号，及一输出控制器，根据确定用于输出解码信号的定时的基准的第二定时信息和插在数据的预定位置的第一定时信息，控制解码信号的输出定时。
文档编号G11B27/30GK1162886SQ97100720
公开日1997年10月22日 申请日期1997年2月12日 优先权日1996年2月7日
发明者宫越英司, 渡部彰启 申请人:松下电器产业株式会社