同步式半导体存储装置的制作方法

专利名称：同步式半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，特别是涉及与从外部周期性地送来的时钟信号同步而取入外部信号的同步式半导体存储装置。本发明尤其特定地涉及可随机存取的同步式动态随机存取存储器(以下称SDRAM)。
作为主存储器用的动态随机存取存储器(以下称DRAM)的工作速度已达到高速化，但仍然不能跟上微处理机(以下称MPU)的工作速度。因此DRAM的存取时间及循环时间成为瓶颈，可以说使系统的整体性能下降。近年来与时钟信号同步地工作的SDRAM作为高速MPU用的主存储器已实现产品化。
在SDRAM中为了进行高速存取，有一种与系统时钟信号同步，例如在每一个数据的输入输出端对8位的连续位连续地进行高速存取的规格。满足这种连续存取规格的标准的时序图示于图25。在图25中示出了在数据输入输出端DQ0～DQ7可以进行8位(1字节)数据的输入及输出的SDRAM中连续读出8位数据的工作情况。即能连续写入8位×8＝64位的数据。
连续读出或连续写入的数据的位数称为脉冲串长度，在SDRAM中可以通过方式寄存器对其进行变更。
如图25所示，在SDRAM中，例如在作为系统时钟的来自外部的时钟信号CLK的上升边，取入来自外部的控制信号、即行地址选通信号/RAS、列地址选通信号/CAS、地址信号Add等。
地址信号Add包含分时多路化的行地址信号Xa和列地址信号Yb。
在周期1的时钟信号CLK的上升边上，如果外部行地址选通信号ext./RAS呈激活状态的低电平，外部列地址选通信号ext./CAS及外部允许写入信号ext./WE呈高电平，则将这时的地址信号Add作为行地址信号Xa取入。
其次，在周期4的时钟信号CLK的上升边上，如果外部列地址选通信号ext./CAS呈激活状态的低电平，则将这时的地址信号Add作为列地址信号Yb取入。根据该取入的行地址信号Xa及列地址信号Yb，在SDRAM内进行行及列的选择工作。从外部行地址选通信号ext./RAS呈低电平下降开始，经过规定的时钟周期(图25中为6个时钟周期)后，从数据输入输出端DQ输出的8位数据中的开头的数据b0被输出。以后，随着时钟信号CLK的上升，数据b1～b7被输出。
图26是表示在SDRAM中在每1个数据输入输出端DQ进行连续8位数据的写入工作时外部信号的时间变化的时序图。
在写入工作中，行地址信号Xa的取入与数据读出时一样。即在周期1的时钟信号CLK的上升边上，如果信号ext./RAS呈激活状态的低电平，信号ext./CAS及信号ext./WE呈高电平，则将这时的地址信号Add作为行地址信号Xa取入。
在周期4的时钟信号CLK的上升边上，如果信号ext./CAS及ext./WE都呈激活状态的低电平，则取入列地址信号Yb，同时将这时送给数据输入输出端DQ的数据b0作为连续写入的8位数据中的开头的写入数据取入。
响应于该信号ext./RAS和ext./CAS的上升边，在SDRAM内部进行行和列选择工作。以后，与时钟信号CLK同步，依次取入输入数据b1～b7，依次将该输入数据写入对应的存储器单元中。
如上所述，在SDRAM中，与在以往的DRAM中的行地址选通信号ext./RAS及列地址选通信号ext./CAS这样的外部控制信号同步而取入地址信号及输入数据等的工作方式不同，而是在从外部送来的系统时钟即时钟信号CLK的上升边上，取入地址选通信号ext./RAS、ext./CAS、地址信号及输入数据等外部信号。
这样，SDRAM与来自外部的时钟信号同步，进行取入控制信号及数据信号的同步工作，所以不需要确保由于地址信号的偏斜(skew)(时序偏移)而对数据输入输出时间所要求的余量。因此，具有能缩短循环周期的优点。这样，由于能与时钟信号同步地进行连续数据的写入及读出，所以能缩短对连续的地址进行连续存取时的存取时间。
作为实现SDRAM用的结构，Choi等人发表了进行每2位数据写入的2位预取(pre-fetch)的SDRAM(1993 Symposium on VLSIcircuit)。以下用


2位预取工作。
图27是表示现有的进行2位预取工作的SDRAM3000的主要部分的结构的功能图。
在图27中示出了与×16位结构的SDRAM的1位输入输出数据有关的功能部分的结构。
与输入输出端DQi相关连的存储单元阵列部分包括构成存储区A的存储单元阵列71a和构成存储区B的存储单元阵列71b。
存储区A再被分割成根据地址信号选择的存储单元阵列存储区A0和存储单元阵列存储区A1，存储单元阵列存储区B被分割成存储单元阵列存储区B0和B1。
设置X译码器组52a、Y译码器组53a和读出放大器组54aX译码器组52a包括对存储单元阵列存储区A0及A1分别进行地址信号ext.A0～ext.Ai的译码、并选择与存储单元阵列71a对应的行的多个行译码器；Y译码器组53a包括进行列地址信号Y1～Yk的译码、并产生选择与存储单元阵列71a对应的列的列选择信号的多个列译码器组53a；以及读出放大器组54a检测并放大与被选择的存储单元阵列71a的行连接的存储单元的数据。
X译码器组52a包括与存储单元阵列71a的各字线对应设置的行译码器。对应的行译码器根据与外部地址信号ext.A0～ext.Ai对应产生的内部地址信号X0～Xi，使对行译码器设置的字线处于选择状态。
Y译码器组53a包括分别对存储单元阵列71a的列选择线设置的列译码器。1条列选择线例如使4对位线对处于选择状态。在存储单元阵列存储区A0及A1中，由X译码器组52a及Y译码器组53a分别使4位的存储单元同时处于选择状态。X译码器组52a及Y译码器组53a分别由存储区指定信号BA激活。另一方面，对存储单元阵列存储区B0及B1也分别设有X译码器组52b及Y译码器组53b，它们分别由存储区指定信号BB激活。
在存储区A中还设有传输由读出放大器组54a检测放大了的数据、同时将写入数据传输给存储单元阵列71a的被选择的存储单元用的内部数据传输线(公用IO线)。对存储单元阵列存储区A0设有公用IO总线GIO0，对存储单元阵列存储区A1设有公用IO总线GIO1。1条公用IO总线包括与同时选择的4位的存储单元同时进行数据的收发用的4对公用IO线对。
与存储单元阵列存储区A0的公用IO线对GIO0对应地设有写入用寄存器59a及写入缓冲器组60a，与存储单元阵列存储区A1的公用IO线对GIO1对应地设有写入用寄存器59a’及写入缓冲器组60a’。
1位长的输入缓冲器58a根据送给数据输入输出端DQi的输入数据，生成内部写入数据。选择器70a由从第2控制信号产生电路63输出的选择控制信号φSEA进行控制，转换输入换冲器58a的输出，送给2个写入用寄存器59a或59a’。
即，输入缓冲器58a根据输入缓冲器激活信号φWDBA而被激活，根据送给数据输入输出端DQi的输入数据，生成内部写入数据，选择器70a如后文所述，根据按地址信号从第2控制信号产生电路63输出的选择控制信号φSEA进行控制，对写入用寄存器59a及59a’两者中之一输出内部写入数据。
写入用寄存器59a及59a’分别响应寄存器激活信号φRWA0或φRWA1而被激活，依次存储从选择器70a输出的写入数据。写入缓冲器组60a及60a’响应写入缓冲器激活信号φWBA0或φWBA1而被激活，将对应的写入用寄存器59a及59a’中存储的数据放大后，传输给对应的公用IO线对总线GIO0或GIO1。
在2个系统的公用IO线对总线GIO0或GIO1中共同设有均衡电路(未图示)，响应均衡电路激活信号而被激活，进行公用IO线对总线GIO0或GIO1的均衡。
写入缓冲器组60a及60a’和写入寄存器59a及59a’分别有8位长度。
存储单元阵列存储区B也一样，包括存储单元阵列存储区B0及B1。存储单元阵列存储区B0及B1分别包括X译码器组52b、Y译码器组53b、响应读出放大器激活信号φSAB而被激活的读出放大器组54b、响应均衡电路激活信号φWEQB而被激活的均衡电路组61b、响应缓冲器激活信号φWBB0或φWBB1而被激活的写入缓冲器组60b及60b’、响应寄存器激活信号φRWB0或φRWB1而被激活的写入用寄存器59b及59b’、根据选择控制信号φSEB控制的选择器69b、70b及响应缓冲器激活信号φWDBB而被激活的输入缓冲器58b。
存储区A的结构和存储区B的结构相同。通过设置写入用寄存器59a及59a’和59b及59b’，可对1个数据输入输出端DQi以与高速的时钟信号同步的方式进行数据的输入输出。
关于对存储区A及存储区B的控制信号，是根据存储区指定信号BA及BB，只产生对某一个存储区的控制信号。
在数据读出工作用的功能块中，向对应于存储区A设置的内部数据传输线(公用IO线)的总线GIO传输由读出放大器组54a检测并放大了的数据。
为了读出数据，在存储区A0中设有响应前置放大器激活信号φRBA0而被激活后，将公用IO总线GIO0上的数据放大的读出前置放大器55a、以及响应寄存器激活信号φRrA0而被激活后，存储被读出前置放大器55a放大了的数据用的读出用寄存器56a。
另一方面，还设有响应前置放大器激活信号φRBA1而被激活后，将对应于存储区A0设置的公用IO总线GIO1上的数据放大的读出前置放大器55a’、以及响应寄存器激活信号φRrA1而被激活后，存储被读出前置放大器55a’放大了的数据用的读出用寄存器56a’。
图27所示的功能块100还包括接收来自读出用寄存器56a及56a’的数据、根据选择信号φSEA依次输出两者中之一的选择器69a，以及接收来自69a的输出后依次输出数据用的输出缓冲器57a。
读出前置放大器55a及读出用寄存器56a分别具有对应于4对公用IO线的4位长的结构。读出用寄存器56a响应寄存器激活信号φRrA1，锁存且依次输出读出前置放大器55a输出的数据。
读出前置放大器55a’及读出用寄存器56a’的工作情况也一样。
输出缓冲器57a响应允许输出信号φOUTA，将从读出用选择器75a依次输出的8位数据传输给数据输入输出端DQi。在图27中，构成通过数据输入输出端DQi进行数据输入及数据输出的结构。该数据输入及数据输出也可以通过其它端子进行。
对应于存储单元阵列存储区B也设有完全相同的结构。即，对应于存储单元阵列存储区B设有分别被读出前置放大器激活信号φRBB0、φRBB1激活的读出前置放大器B0及B1；分别被寄存器激活信号φRrB0、φRrB1激活的读出用寄存器B0、B1；根据信号φSEB有选择地输出读出用寄存器B0、B1的输出中的一个输出的选择器70b；响应信号φOUTB，将来自选择器70b的输出数据输出给数据输入输出端DQi的输出缓冲器57b。
图27所示的功能块100对应于各数据输入输出端而设置。在×16位结构的SDRAM的情况下，对应于各数据输入输出端含有16个功能块100。
存储区A及B具有大致相同的结构，根据存储区指定信号BA及BB，只选择一个存储区，存储区A及存储区B彼此可以几乎完全独立地工作。
作为分别独立地驱动存储区A及B用的系统，设有第1控制信号产生电路62、第2控制信号产生电路63及时钟计数器64。
第1控制信号产生电路62与外部时钟信号CLK同步地取入从外部送来的控制信号，即外部行地址选通信号ext./RAS、外部列地址选通信号ext./CAS、芯片选择信号ext./CS及外部允许写入信号ext./WE，产生内部控制信号φxa、φya、φW、φO、φR及φC。
第2控制信号产生电路63对存储区指定信号BA及BB、来自外部的地址信号的最低位的Y0、内部控制信号φW、φO、φR及φC、以及时钟计数器64的输出作出响应，产生分别独立地驱动存储区A及B用的控制信号，即均衡电路激活信号φWEQA及φWEQB、读出放大器激活信号φSAA及φSAB、写入缓冲器激活信号φWBA0、φWBA1、φWBB0及φWBB1、写入用寄存器激活信号φRwA0、φRwA1、φRwB0及φRwB1、选择控制信号φSEA及φSEB、输入缓冲器激活信号φDBA及φDBB、前置读出放大器激活信号φRBB0、φRBB1、φRBA0及φRBA1、读出用寄存器激活信号φRrB0、φRrB1、φRrA0及φRrA1、输出缓冲器激活信号φOUTA及φOUTB。
SDRAM2000作为外设电路包括响应内部控制信号φxa而取入外部地址信号ext./A0～ext./Ai、产生内部地址信号X0～Xj和存储区选择信号BA及BB的X地址缓冲器65，以及响应内部控制信号φya而被激活、输出指定列选择线用的列选择信号Y0～Yk的Y地址缓冲器66。
SDRAM3000作为外设电路包括由时钟信号CLK进行控制、输出与所选择的列地址对应的信号YE0～YEk及信号YO0～YOk的Y地址操作电路68。
这里，信号YE0～YEk表示存储单元阵列存储区A0或存储单元阵列存储区B0中的与列地址对应的内部列地址信号，信号YO0～YOk是表示与存储单元阵列存储区A1或存储单元阵列存储区B1对应的列地址的内部列地址信号。
在以上说明中，示出了存储区数为2个的情况，但一般说来还可增加存储区数，且备有该数目的寄存器、缓冲器及I/O线。即使在这种情况下，也能分别独立地访问各存储区。
当输入写入命令时，数据按送给的地址的低位的1位被分配为写入存储单元阵列存储区A0或写入存储单元阵列存储区A1中。
简单地说明其工作情况，如果输入写入命令，根据送来的地址。Y译码器被激活。最初的数据被存入寄存器A0，以后随着信号φWBA0的激活，被存入寄存器A0中的数据通过I/O线GIO0被写入存储单元阵列存储区A0。
由下一个时钟信号的上升边供给的数据被存入寄存器A1，以后随着信号φWBA1的激活，通过I/O线GIO1被写入存储单元阵列存储区A1。如果2位数据的写入结束，则信号φWBA0和信号φWBA1被去激活，连接存储单元阵列和缓冲器的I/O线GIO0和GIO1的电位电平被均衡，准备下一个数据的写入。
以上说明的2位预取工作的缺点在于寄存器、缓冲器、I/O线必须独立地分别与各存储区对应，所以区域损失大。存储区数越是增大、以及输入输出的位数越大，这一缺点越加显著。
即，采用2位预取方式，例如从与被选择的行交叉的列读出存在于该交点的存储单元的存储数据的工作方式，进行所谓页方式的数据读出，由于其区域损失大而不能实现。
对于上述问题，高井等人发表了流水线方式的SDRAM(1993Symposium on VLSI circuit)。这样构成的SDRAM4000的结构示于图28。图28是表示SDRAM4000的功能部分400的结构的模式图。
与图27所示的SDRAM3000的不同点在于在SDRAM3000中，存储单元阵列存储区A和B分别被进一步分割成存储区A0及A1、B0及B1，与此不同，在SDRAM4000中没有这样的结构。因此，寄存器、缓冲器、I/O线只需要与标准的DRAM相同的数量，而与标准的DRAM的不同点在于在数据传输的关键路径途中设有锁存电路。
即，与SDRAM3000相比，寄存器、缓冲器、I/O线没有用于存储区A0、用于A1的区别，都能通用。
连续写入的数据被锁存在寄存器中，在最初的数据被写入对应的存储单元阵列存储区中的期间，能将下一个输入数据写入寄存器。可是，与2位预取方式相比，变成1位1位地写入数据，因此与可以同时写入2位数据的2位预取方式相比，存在工作频率不能达到高速的问题。
本发明就是为了解决上述问题而进行的，其目的在于提供一种能高速工作的呈全页工作方式的SDRAM。
本发明的另一目的在于提供一种能转换全页工作方式和2位预取工作方式而工作的SDRAM。
本发明的另一目的在于提供一种能一边进行全页工作，同时能抑制芯片尺寸的增加的SDRAM。
本发明的第1方面的同步式半导体存储装置是一种与外部时钟信号同步地取入包含控制信号、地址信号及数据信号的外部信号、或输出数据信号的同步式半导体存储装置，备有包含排列成行列状的多个存储单元的存储单元阵列，存储单元阵列包含第1及第2存储单元阵列存储区。同步式半导体存储装置还备有根据来自外部的地址信号，选择与第1及第2存储单元阵列存储区对应的行的行选择装置；根据来自外部的地址信号，输出与指定的工作方式对应的内部地址信号的内部地址产生装置；对第1及第2存储单元阵列存储区中被选择的存储单元分别独立地进行数据的收发的第1及第2数据线；在第1工作方式下，根据内部地址信号同时依次连接在第1及第2存储单元阵列存储区中分别选择的规定数的列和第1及第2数据线，在第2工作方式下，依次连接与被选择的行交叉的全部列和第1及第2数据线的列选择装置；在第1工作方式下，同时放大第1及第2数据线上的数据，在第2工作方式下进行交替放大的第1及第2读出放大装置；以及在数据读出工作中分别接收并保存第1及第2读出放大装置的输出，根据外部时钟信号将读出的数据交替地送给数据输出端的第1及第2锁存装置。
本发明的第2方面的同步式半导体存储装置是在第1方面的同步式半导体存储装置的结构中，第1存储单元阵列存储区包含存储单元阵列中的偶数号的列，第2存储单元阵列存储区包含存储单元阵列中的奇数号的列，列选择装置在第1工作方式下，同时选择互相邻接的第1存储单元阵列存储区所属的列和第2存储单元阵列存储区所属的列。
本发明的第3方面的同步式半导体存储装置是在第2方面的同步式半导体存储装置的结构中，内部地址产生装置包括在第1工作方式下依次输出与规定数的列对应的内部地址信号的内部地址操作装置，以及在第2工作方式下依次输出与所选择的行交叉的列对应的内部地址信号的计数装置。
本发明的第4方面的同步式半导体存储装置是在第3方面的同步式半导体存储装置的结构中，计数装置包括产生能选择与所选择的行交叉的全部列的地址信号的多个互相串联连接的计数单元，各计数单元将从外部送来的列地址数据初始化，计数装置依次对外部时钟信号的触发数进行计数，输出内部列地址信号。
本发明的第5方面的同步式半导体存储装置是在第3方面的同步式半导体存储装置的结构中，内部地址操作装置将从外部送来的列地址作为初始值，边改变边输出与能表示规定数的列的个数的第1位数对应的内部列地址信号的低位数据，以便交替地选择第1及第2存储单元阵列存储区中对应的存储单元，计数装置包括多个互相串联连接的计数单元，该计数单元对应于与所选择的行交叉的全部列的位数少第1位数的个数，各计数单元将从外部送来的列地址数据作为初始值，计数装置根据内部地址操作电路的输出，开始计数工作，依次计数外部时钟信号的触发数，输出内部列地址信号中从最低位开始比第1位数大的高位数据。
图1是表示本发明的实施例1的SDRAM1000的主要部分的功能结构图。
图2是表示图1所示的方式设定电路81的结构的一部分的电路3是设定电路81的结构的另一部分的电路图。
图4是设定电路81的结构的另一部分的电路图。
图5是设定电路81的结构的另一部分的电路图。
图6是设定电路81的结构的另一部分的电路图。
图7是表示Y选择控制信号YSEL产生电路结构的电路图。
图8是表示Y选择器83的结构的电路图。
图9是表示Y地址操作电路68的结构的简略框图。
图10是说明Y地址操作电路的工作用的时序图。
图11是脉冲串长度为4时YO1、YE1的变化图。
图12是脉冲串长度为8时YO1、YO2、YE1及YE2的变化图。
图13是列地址产生电路684的结构的一部分的电路图。
图14是列地址产生电路684的结构的另一部分的电路图。
图15是说明列地址产生电路684中的第2偶数列选择信号产生电路6866的工作用的说明图。
图16是表示SDRAM1000的存储单元列及IO线对的结构的电路图。
图17是说明SDRAM1000的2位预取工作用的时序图。
图18是表示Y地址计数电路82的结构的简略框图。
图19是表示2位计数电路结构的电路图。
图20是说明Y地址计数电路工作用的时序图。
图21是说明SDRAM1000的全页方式工作用的时序图。
图22是表示本发明的实施例2的SDRAM2000的主要部分的功能结构图。
图23是表示SDRAM2000的Y地址操作电路中的内部控制时钟产生电路的结构的电路图。
图24是表示实施例2的SDRAM2000的Y地址计数电路82的结构的简略框图。
图25是说明现有的SDRAM的连续读出工作用的时序图。
图26是说明现有的SDRAM的连续写入工作用的时序图。
图27是表示现有的SDRAM的主要部分的功能结构图。
图28是表示可进行流水线工作的现有的SDRAM的主要部分的功能结构图。图1是表示本发明的实施例1的SDRAM1000的主要部分的功能结构框图。
在图1中示出了与×16位结构的SDRAM的1位输入输出数据有关的功能部分的结构。
图1所示的SDRAM的结构基本上与图27所示的现有的SDRAM2000的功能部分的结构相同，同一部分标以同一符号，不重复其说明。
实施例1的SDRAM1000的结构与现有的SDRAM2000的结构的不同之点在于产生控制信号的电路结构。
参照图1，控制信号产生部包括X地址缓冲器65；Y地址缓冲器66；Y地址操作电路68；方式设定电路81；内部列地址选择器83、84；第1控制信号产生电路62；第2控制信号产生电路63；及时钟计数器64。
第1控制信号产生电路62与外部时钟信号CLK同步地取入从外部送来的控制信号，即外部行地址选通信号ext./RAS、外部列地址选通信号ext./CAS、芯片选择信号ext./CS及外部允许写入信号ext./WE，产生内部控制信号φMS、φxa、φya、φW、φO、φR及φC。
第2控制信号产生电路63对存储区指定信号BA及BB、来自外部的地址信号的最低位的Y0、内部控制信号φW、φO、φR及φC、来自后文所述的方式设定电路81的信号、以及时钟计数器64的输出作出响应，产生分别独立地驱动存储区A及存储B用的控制信号。即，第2控制信号产生电路63产生均衡电路激活信号φWEQA0(对应于存储区A0)、φWEQA1(对应于存储区A1)及φWEQB0(对应于存储区B0)、φWEQB1(对应于存储区B1)、读出放大器激活信号φSAA及φSAB、写入缓冲器激活信号φWBA0、φWBA1、φWBB0及φWBB1、写入用寄存器激活信号φRwA0、φRwA1、φRwB0及φRwB1、选择控制信号φSEA及φSEB、输入缓冲器激活信号φWDBA及φWDBB、前置放大器激活信号φRBA0、φRBA1、φRBB0及φRBB1、读出用寄存器激活信号φRrA0、φRrA1、φRrB0及φRrB1、输出缓冲器激活信号φOUTA及φOUTB。
X地址缓冲器65响应内部控制信号φxa，取入外部地址信号ext./A0～ext./Ai、产生内部地址信号X0～Xj和存储区选择信号BA及BB。
Y地址缓冲器66响应内部控制信号φya而被激活、输出指定列选择线用的内部列选择信号Y0～Yk。
Y地址操作电路68根据来自方式设定电路81的方式设定信号MBL1～MBL8，指定2位预取工作时由时钟信号CLK进行控制，接收Y地址缓冲器66的输出信号，输出与所选择的列地址对应的列选择信号YE1～YEk及YO1～YOk。
另一方面，Y地址计数电路82根据来自方式设定电路81的方式设定信号MFL，在指定页方式时，由时钟信号CLK进行控制，输出选择与所选择的行交叉的全部列的列选择信号。
如后文所述，Y选择器83及84根据工作方式，有选择地输出来自Y地址操作电路68及Y地址计数电路82的输出信号。
图2～6是说明图1所示的方式设定电路81的结构用的电路图。
图2表示脉冲串长度为1位时输出激活的控制信号MBL1的电路结构，图3表示脉冲串长度为2位时输出激活的控制信号MBL2的电路结构，图4表示脉冲串长度为4位时输出激活的控制信号MBL4的电路结构，图5表示脉冲串长度为8位时输出激活的控制信号MBL8的电路结构，图6表示指定页方式时输出激活的控制信号MFL的电路结构。
在外部时钟信号的上升边上，当芯片选择信号ext./CS、外部行地址选通信号ext./RAS、外部列地址选通信号ext./CAS、及外部允许写入信号ext./WE都呈激活状态(低电平)时，由外部地址信号的规定位数据的组合决定控制信号MBL1～MBL8及控制信号MFL。
即，参照图2，在外部时钟信号CLK的上升边上，当信号ext./CS、信号ext./RAS、信号ext./CAS、及信号ext./WE都呈激活状态时，信号φMS呈高电平信号。
这时当外部地址信号的低位的3位ext.A0～ext.A2都为0时，将这些外部地址信号的低位的3位分别作为输入来接收的反相电路400、402及404的输出全部呈高电平。与此相应，将信号φMS及反相电路400～404的输出作为输入来接收的4输入NAND电路406的输出呈低电平，接收并保存该4输入NAND电路406的输出的锁存电路408的输出信号MBL1呈高电平的激活状态。
同样，参照图3，在信号φMS呈激活状态(高电平)的时刻，且当外部地址信号(ext.A0、ext.A1、ext.A2)＝(1、0、0)时，将信号φMS、外部地址信号ext.A0、信号ext.A1作为输入来接收的反相电路410的输出及将信号ext.A2作为输入接收的反相电路412的输出作为输入来接收的4输入NAND电路414的输出信号呈低电平，接收NAND电路414的输出的锁存电路416的输出信号MBL2呈激活状态(高电平)。
再参照图4，在信号φMS呈激活状态的时刻，且当(ext.A0、ext.A1、ext.A2)＝(0、1、0)时，将信号φMS、信号ext.A0作为输入来接收的反相电路418的输出及将信号ext.A1、ext.A2作为输入来接收的反相电路420的4个输出作为输入接收的4输入NAND电路422的输出呈低电平。与此相应，接收NAND电路422的输出的锁存电路424的输出信号MBL4呈激活状态(高电平)。
参照图5，在信号φMS呈激活状态的时刻，且当(ext.A0、ext.A1、ext.A2)＝(1、1、0)时，将信号φMS、信号ext.A0、信号ext.A1及信号ext.A2作为输入来接收的反相电路426的4个输出被作为输入信号来接收的4输入NAND电路428的输出呈低电平。与此相应，接收NAND电路428的输出的锁存电路430的输出信号MBL8呈激活状态(高电平)。
即，根据外部地址信号的低位ext.A0～ext.A2的组合，可以有选择地使控制2位预取工作时的脉冲串长度的内部控制信号MBL1～MBL8呈激活状态。
再参照图6，在信号φMS呈激活状态的时刻，且当(ext.A0、ext.A1、ext.A2)＝(1、1、1)时，将信号φMS、信号ext.A0、信号ext.A1及信号ext.A2作为输入来接收的4输入NAND电路432的输出呈低电平。与此相应，接收NAND电路432的输出的锁存电路432的输出信号MFL呈激活状态(高电平)。
即当外部地址信号的低位3位的组合为(1、1、1)时，指定全页方式工作的内部控制信号MFL呈激活状态。
图7是表示包括第2控制信号产生电路63、输出有选择地使Y选择器83及84工作用的控制信号YSEL的选择器控制信号产生电路500的结构的电路图。
选择器控制信号产生电路500包括由反相电路502将信号MBL1、信号MBL2、信号MBL4、信号MBL8及信号MFL反转后的5个信号作为输入信号的5输入NOR电路。该5输入NOR电路的输出被作为选择器控制信号YSEL输出。
因此，当信号MBL1～信号MBL8全部呈去激活状态(低电平)而信号MFL呈激活状态(高电平)时，换句话说，只有当根据来自外部的控制信号指定页方式时，信号YSEL才呈激活状态(高电平)。
图8是表示Y选择电路83或84的结构的电路图。
Y选择电路83或84彼此具有相同的电路结构。
Y选择电路83包括接收来自Y地址操作电路68的输出、在信号YSEL呈去激活状态(低电平)时呈导通状态的传输门832、及接收来自Y地址操作电路82的输出、在信号YSEL呈激活状态(高电平)时呈导通状态的传输门834。因此，在页方式时，从Y选择电路83有选择地输出来自Y地址计数电路82的输出，在除此以外的情况下，输出来自Y地址操作电路68的输出。图9是表示图1所示的Y地址操作电路68的结构的简略框图。
Y地址操作电路68包括响应外部时钟信号ext.CLK，接收由内部时钟信号产生电路(未图示)产生的时钟信号CLK及控制信号φya，将时钟信号CLK作为2倍频信号CLK1输出的时钟倍频电路682、及由时钟信号CLK1及信号φya进行控制、根据信号φya呈激活状态时外部地址信号ext.A0、ext.A1及ext.A2的值，输出奇数列信号YO1及YO2和偶数列信号YE1及YE2的列地址产生电路684。
图10是说明图9所示的时钟倍频电路682及列地址产生电路684的工作用的时序图。
在时刻t0，响应外部时钟信号ext.CLK的上升边，内部时钟信号CLK变成激活状态(高电平)。另一方面，指定预取工作时，在时刻t0，响应外部时钟信号ext.CLK的上升边，内部控制信号φya变成激活状态(高电平)。与此相应，时钟倍频电路682开始时钟信号CLK的计数工作，同时响应信号φya的上升边，从列地址产生电路684输出与外部地址信号ext.A0～ext.A2对应的列选择信号YO1、YO2、YE1及YE2。
这里，指定奇数号的列地址用的列选择信号YO1、YO2例如选择存储单元阵列存储区A1中的对应的列，与从外部送来的地址信号ext.A1及ext.A2的值经常是相同的。另一方面，当从外部取入的列地址信号ext.A0呈低电平且列地址为偶数时，指定偶数号的列地址用的列选择信号YE1、YE2与从外部取入的列地址信号ext.A1及ext.A2的值分别相同。可是，当从外部取入的列地址信号ext.A1及ext.A2呈高电平且地址为奇数时，与增加1后的值对应。例如，在列地址选通信号/CAS激活时取入的列地址信号ext.A0、ext.A1、ext.A2全部为0时，YO1、YO2及YE1、YE2也全部为0。
另一方面，当地址信号(ext.A0、ext.A1、ext.A2)＝(1、0、0)时，YO1＝YO2＝0，YE1＝1及YE2＝0。
例如，当脉冲串长度为4时，且信号(ext.A0、ext.A1)＝(1、1)时，YO1＝1，YE1＝0，YO2及YE2分别与从外部取入的列地址信号ext.A2的值相同。
图11表示当脉冲串长度为4时，在图10中的时刻t0时的信号(ext.A0、ext.A1)和YO1、YE1的值的关系，以及在图10中的时刻t1～时刻t3时的YO1、YE1的值的变化。
另一方面，当脉冲串长度为8时，且从外部取入的列地址信号(ext.A0、ext.A1、ext.A2)＝(1、1、0)时，YO1＝1，YO2＝0及YE1＝0，YE2＝1。
图12表示当脉冲串长度为8时，在图10中的时刻t0时的地址信号(ext.A0、ext.A1、ext.A2)和YO1、YO2、YE1及YE2的值的关系，以及在图10中的时刻t1～时刻t7时的YO1、YO2、YE1及YE2的值的变化。
再参照图10、图11及图12，响应时刻t1时的外部时钟信号ext.CLK的上升边，内部时钟信号CLK激活，与此相应，时钟倍频电路682使内部时钟信号CLK1激活(高电平)。
随着CLK1的激活，如图11或图12所示，与指定的脉冲串对应，YO1、YO2、YE1及YE2从根据在时刻t0取入的地址信号(ext.A0、ext.A1、ext.A2)设定的YO1、YO2、YE1及YE2的值开始变化。
但是，前面已说过，当脉冲串长度为4时，YO2、YE2分别与从外部取入的列地址信号ext.A2的值相同，不变化。另外，当脉冲串长度为4时，最后在时刻t3，YO1、YO2、YE1及YE2也变化，但与实际工作无关。
当脉冲串长度为4时(信号MBL4＝1时)，以上是每2个2个地选择各存储区A0及A1的地址，如后文所述，在每一个数据输入输出端DQi合计读出4位数据。
当脉冲串长度为8时(信号MBL8＝1时)，响应时刻t3及时刻t5时的外部时钟信号ext.CLK的上升边，内部时钟信号CLK激活，与此相应，时钟倍频电路682使内部时钟信号CLK1分别在各时刻激活(高电平)。
如图12所示，随着CLK1的激活，YO1、YO2、YE1及YE2在时刻t3及时刻t5从当时的YO1、YO2、YE1及YE2的值开始变化。
最后在时刻t7，YO1、YO2、YE1及YE2也变化，但与实际工作无关。
图13是表示列地址产生电路684中的输出内部控制时钟信号CLKD、ZCLKD的第1控制时钟产生电路6840和输出内部控制时钟信号CLKDD、ZCLKDD的第2控制时钟产生电路6842的结构的电路图。
第1控制时钟产生电路6840包括将信号MBL4及信号MBL8作为输入接收的OR电路6844；接收OR电路6844的输出及来自时钟倍频电路的信号CLK1、输出内部控制时钟信号ZCLKD的NAND电路6846；以及接收NAND电路6846的输出、并输出信号CLKD的反相器6848。
第2控制时钟产生电路6842包括将信号MBL8及信号CLK1作为输入接收的、并输出信号ZCLKDD的NAND电路6850；以及接收NAND电路6850的输出并输出信号CLKDD的反相器6852。
图14是表示在图9所示的列地址产生电路684中由内部控制时钟信号CLKD、ZCLK D、CLKDD及ZCLKDD进行控制、输入输出列选择信号YO1、YO2、YE1及YE2的电路结构的电路图。
第1奇数列选择信号产生电路6860接收外部地址信号ext.A1，由信号φya、信号CLKD、ZCLKD进行控制，输出奇数列选择信号YO1。
即，第1奇数列选择信号产生电路6860包括接收外部地址信号ext.A1的反相器6870；接收反相器6870的输出、随着信号φya的激活而被激活的定时反相电路6872；接收并保存定时反相电路6872的输出的锁存电路6874；接收锁存电路6874的输出、并输出信号YO1的反相器6876；接收信号YO1、随着信号ZCLKD呈激活状态(信号CLKD呈去激活状态的低电平)而被激活的定时反相器6878；接收并保存定时反相器6878的输出的锁存电路6880；以及接收锁存电路6880的输出、随着信号CLKD呈激活状态(信号ZCLKD呈去激活状态的低电平)而被激活、将其输出信号送给锁存电路6874的定时反相电路6882。
第2奇数列选择信号产生电路6862接收外部地址信号ext.A2及第1奇数列选择信号YO1，由信号φya及信号CLKdd、ZCLKDD进行控制，输出第2奇数列选择信号YO2。
即，第2奇数列选择信号产生电路6862包括接收外部地址信号ext.A2的反相器6890；接收反相器6890的输出、随着信号φya呈激活状态而被激活的定时反相电路6892；接收并保存定时反相电路6892的输出的锁存电路6894；以及接收锁存电路6894的输出、并输出信号YO2的反相器6896。
第2奇数列选择信号产生电路6862还包括接收信号YO1及信号YO2的NAND电路6900；分别接收信号YO1及信号YO2后进行反转的反相器6902及6904；将反相器6902及6904的输出作为输入接收的NAND电路6906；接收NAND电路6900及6906的输出的NAND电路6908；接收NAND电路6908的输出、随着信号ZCLKDD的激活(高电平)而被激活的定时反相电路6910；接收并保存定时反相电路6910的输出的锁存电路6912；以及接收锁存电路6912的输出、随着信号CLKDD的激活(高电平)而被激活、将其输出送给锁存电路6894的定时反相电路6914。
第1偶数列选择信号产生电路6864接收外部地址信号ext.A0及ext.A1，由信号φya、信号CLKD、 ZCLKD进行控制，输出偶数列选择信号YE1。
即，第1偶数列选择信号产生电路6864包括接收外部地址信号ext.A0及ext.A1的NAND电路6920；分别接收外部地址信号ext.A0及ext.A1并将其反转后输出的反相器6922及6924；接收反相器6922及6924的输出的NAND电路6926；接收NAND电路6920及6926的输出的NAND电路6928；接收NAND电路6928的输出、随着信号φya的激活而被激活的定时反相电路6930；接收并保存定时反相电路6930的输出的锁存电路6932；接收锁存电路6932的输出、并输出信号YE1的反相器6934；接收信号YE1，随着信号ZCLKD的激活而被激活的定时反相电路6936；接收并保存定时反相电路6936的输出的锁存电路6938；以及接收锁存电路6938的输出、随着信号CLKD的激活而被激活、将其输出送给锁存电路6932的定时反相电路6940。
第2偶数列选择信号产生电路6866接收外部地址信号ext.A0、ext.A1及信号YE1，由信号φya、信号CLKDD、信号ZCLKDD进行控制，输出第2偶数列选择信号YE2。
即，第2偶数列选择信号产生电路6866包括接收外部列地址信号ext.A0及ext.A1的NAND电路6950；接收NAND电路6950的输出后进行反转的反相器6952；将反相器6952的输出及外部地址信号ext.A2作为输入接收的NAND电路6954；接收信号ext.A2后进行反转的反相器6956；将NAND电路6950的输出和反相器6956的输出作为输入接收的NAND电路6958；接收NAND电路6954及6958的输出的NAND电路6960；接收NAND电路6960的输出、随着信号φya的激活而被激活的定时反相电路6962；接收并保存定时反相电路6962的输出的锁存电路6964；以及接收锁存电路6964的输出后进行反转、并输出信号YE2的反相器6966。
第2偶数列选择信号产生电路6866还包括接收信号YE1及信号YE2的NAND电路6968；分别接收信号YE1及信号YE2进行反转后输出的反相器6970及6972；接收反相器6970及6972的输出的NAND电路6974；接收NAND电路6968及6974的输出的NAND电路6976；接收NAND电路6974的输出、随着信号ZCLKDD的激活而被激活的定时反相电路6978；接收并保存定时反相电路6978的输出的锁存电路6980；以及接收锁存电路6980的输出、随着信号CLKDD的激活而被激活、将其输出送给锁存电路6964的定时反相电路6982。
其次，简单地说明第1及第2奇数列选择信号产生电路6860及6862和第1及第2偶数列选择信号产生电路6864及6866的工作情况。
已用图27说明过，当脉冲串长度被指定为4或8、信号MBL4或信号MBL8呈激活状态时，控制时钟产生电路6840根据信号CLK1，输出互补的内部控制时钟信号CLKD及ZCLKD。
因此，当脉冲串长度被指定为4或8时，第1奇数列选择信号产生电路6860随着信号φya的激活，将外部地址信号ext.A1的值存入锁存电路6874。在该周期中，用图10已说明过，信号CLK1呈去激活状态，信号CLKD呈低电平，信号ZCLKD呈高电平，定时反相电路6878呈激活状态。因此，锁存电路6880将保存在锁存电路6874中的外部地址信号ext.A1反转后的值保存起来。接着，随着外部时钟信号CLK的上升，如果信号CLK1呈激活状态，则与此相应，信号ZCLKD变为低电平，信号CLKD变为高电平。与此相应，保存在锁存电路6880中的数据通过定时反相电路6882将反转后的值送给锁存电路6874。因此，锁存电路6874中最初保存的值被反转，输出信号YO1。
以上的工作与图10所示的情况相对应，即，在时刻t0～时刻t1的周期中，信号YO1保存外部地址信号ext.A1的值，在时刻t1～时刻t2的周期中，该值被反转。
其次，第2奇数列选择信号产生电路6862随着信号φya的激活，将外部地址信号ext.A2的值存入锁存电路6894，相应地从反相器6896输出信号YO2。因此，在此时刻，信号YO2的值与外部地址信号ext.A2的值相同。
另一方面，从NAND电路6908输出的信号电平与信号YO1及信号YO2都为″0″电平，只有在″1″电平的情况下才呈高电平。
因此，当外部地址信号ext.A0为″0″、且外部地址信号为偶数时，外部地址信号ext.A1的反转信号被保存在锁存电路6932中，作为信号YE1，直接输出外部地址信号ext.A1的值。与此不同，当外部地址信号ext.A0为″1″、且外部地址信号为奇数时，与信号ext.A1相同电平的数据被保存在锁存电路6932中，输出将信号ext.A1反转后的电平作为信号YE1。
在图7中，在时刻t0～时刻t1的周期中，随着信号CLK1呈去激活状态、信号CLKD也呈去激活状态，于是定时反相电路6936便呈激活状态，所以初始设定的信号YE1也被保存在锁存电路6938中。
接着，在图10中，在时刻t1～时刻t2的周期中，随着信号CLK1呈激活状态，定时反相电路6940被激活，于是保存在锁存电路6938中的数据被反转后送给锁存电路6932。
就是说，在图10中的时刻t1～时刻t2的周期中，信号YE1的电平被反转。以后，第1列选择信号YE1的值依次随着信号CLK1的激活而反转。
接着，说明第2偶数列选择信号产生电路6866的工作情况。
图15示出了在第2偶数列选择信号产生电路6866的结构中，NAND电路6960的输出信号电平和外部地址信号ext.A0、ext.A1及ext.A2的关系。该值随着信号φya的激活而被反转后保存在锁存电路6964中，再由反相器6966反转后变成与NAND电路6960的输出值相反的值，作为信号YE2被输出。
参照图15，当外部地址信号ext.A0为″0″且外部列地址为偶数时，信号YE2与信号ext.A2的值一致。
另一方面，当信号ext.A0为″1″且外部列地址为奇数时，信号YE2与用地址值ext.A0、ext.A1、ext.A2表示的值加1后的ext.A2的值一致。
这样一来，初始设定的信号YE2的值便象图10～图12所示那样变化。
图16是表示本发明的实施例1的SDRAM1000的存储单元列、从存储单元列读出数据时的局部IO线对及公用IO线对的结构的电路框图。
设有2组公用IO线对GIO0及GIO1、局部IO线对NIO0及NIO1、以及时钟选择开关PS0及PS1。还设有由信号φWEQA0及信号φWEQA1分别独立地对2组局部IO选择LIO0及LIO1进行控制的2组局部IO线对均衡电路EQL0及EQL1。
对应于2组位线对BLP0及BLP1分别配置着列选择线CSL0及CSL1。由列选择线CSL0选择的位线对BLP0例如属于存储单元阵列存储区A0，由列选择线CSL1选择的位线对BLP1例如属于存储单元阵列存储区A1。
即，存储单元阵列被分割成由偶数列构成的存储单元阵列存储区A0，以及由奇数列构成的存储单元阵列存储区A1。
位线对BLP0通过列选择门CSG0与局部IO线对LIO0连接，位线对BLP1通过列选择门CSG1与局部IO线对LIO1连接。
局部IO线对LIO0再通过块选择开关BS0与公用IO线对GIO0连接，局部IO线对LIO1再通过块选择开关BS1与公用IO线对GIO1连接。
用图1已说明过，该公用IO线对GIO0与读出前置放大器A0连接，公用IO线对GIO1与读出前置放大器A1连接。
图17是说明实施例1的SDRAM的2位预取工作用的时序图。
在时刻t0，在外部时钟信号ext.CLK的上升边上，随着芯片选择信号ext./CS、外部行地址选通信号ext./RAS、外部列地址选通信号ext./CAS、及外部允许写入信号ext./WE都呈激活状态(低电平)，图2所示的第1控制信号产生电路使控制信号φMS呈激活状态(高电平)。
用图2～图6以说明过，在该信号φMS的激活时刻，随着外部地址信号ext.A0～ext.A2的组合，进行2位预取工作和脉冲串长度的设定。即随着外部地址信号ext.A0～ext.A2的组合，脉冲串长度被设定为1位、2位、4位、或8位的值。
另外，CAS等待时间(从CAS激活开始到数据开始输出为止的周期数)由方式设定周期(外部时钟信号ext.CLK上升时，芯片选择信号ext./CS、外部行地址选通信号ext./RAS、外部列地址选通信号ext./CAS、及外部允许写入信号ext./WE都呈低电平，控制信号φMS呈高电平时)的ext.A4、ext.A5、ext.A6的值决定。
例如，指定(ext.A4、ext.A5、ext.A6)＝(1、0、0)时，CAS等待时间＝1，(ext.A4、ext.A5、ext.A6)＝(0、1、0)时，CAS等待时间＝2，(ext.A4、ext.A5、ext.A6)＝(1、1、0)时，CAS等待时间＝3。
以下，假设指定CAS等待时间＝3。
在时刻t2的外部时钟信号ext.CLK的上升边上，随着芯片选择信号ext./CS及外部行地址选通信号ext./RAS都呈激活状态(低电平)，以及外部允许写入信号ext./WE及外部列地址选通信号ext./CAS、都呈去激活状态(高电平)，指定数据读出方式，图1所示的第1控制信号产生电路使控制信号φxa呈激活状态。与此相应，根据从外部送来的地址信号，被选择的字线的电位电平WL变为选择状态(高电平)。此后，读出放大器激活信号φSAA或φSAB呈激活状态(高电平)，由读出放大器将来自存储单元的数据放大。
接着，在时刻t5(在图10中，相当于时刻t0)的外部时钟信号ext.CLK的上升边上，随着芯片选择信号ext./CS及外部列地址选通信号ext./CAS、都呈激活状态(低电平)，以及信号ext./RAS及信号ext./WE呈高电平，进行从外部取入列地址及数据的输出工作。与此相应，图1所示的第1控制信号产生电路使内部控制信号φR及φya都呈激活状态。
用图12已说明过，随着信号φya的激活，奇数列选择信号YO1及YO2和偶数列选择信号YE1及YE2被设定为与所选择的列对应的值。
这时，例如ext.A0＝0，即偶数地址被指定为列的起始地址。这时，从Y地址缓冲器输出的Y0＝″低″。
与此相应，与所选择的列对应的列选择信号CSL呈激活状态，数据被输出给IO线对。
另外，来自图1所示的第2控制信号产生电路的读出前置放大器激活信号φRBA0及φRBA1都呈激活状态，所以输出给IO线对的读出数据被放大，被送给读出用寄存器56a及56a’的输入节点。
接着，在时刻t6，随着外部时钟信号ext.CLK的上升，从第2控制信号产生电路63输出的读出用寄存器激活信号φRrA0呈激活状态，与此相应，读入的数据被存入读出用寄存器56a中。
在时刻t7，响应外部时钟信号ext.CLK的上升边，随着从第2控制信号产生电路63输出的读出用寄存器激活信号φRrA1的激活，从读出前置放大器55a’输出的读出数据被存入读出用寄存器56a’。
另一方面，在时刻t7，随着选择控制信号φSEA呈低电平，选择器70a接收从读出用寄存器56a输出的信号，并输出给输出缓冲器57a。与此相应，输出缓冲器57a随着从第2控制信号产生电路63输出的输出缓冲器激活信号φOUTA的激活，将存储在读出用寄存器56a中的读出数据输出给数据输入输出端DQi。
另一方面，在时刻t6～时刻t7的周期中，奇数列选择信号YO1和偶数列选择信号YE1的值被更新，于是对应的列选择信号CSL在时刻t7～时刻t8的周期中呈激活状态。来自该所选择的列的读出数据随着读出前置放大器激活信号φRBA0及φRBA1再次呈激活状态，而分别被读出前置放大器55a及55a’放大。
在时刻t8的外部时钟信号ext.CLK的上升边上，随着选择控制信号φSEA呈高电平，选择器70a选择保存在读出用寄存器56a’中的第2个读出数据，送给输出缓冲器57a。输出缓冲器57a随着输出缓冲器激活信号φOUTA的激活，将第2个读出数据输出给对应的数据输入输出端DQi。
另一方面，在时刻t7～时刻t8的周期中由读出前置放大器55a放大的数据，在时刻t8～时刻t9的周期中随着从第2控制信号产生电路63输出的读出寄存器激活信号φRrA0的激活而被存入读出用寄存器56a。
接着，在时刻t9，在外部时钟信号ext.CLK的上升边上，随着选择控制信号φSEA呈低电平，选择器70a选择保存在读出用寄存器56a中的第3个读出数据，送给输出缓冲器57a。输出缓冲器57a随着输出缓冲器激活信号φOUTA的激活，将第3个读出数据输出给对应的数据输入输出端DQi。
另一方面，在时刻t9～时刻t10的周期中，随着从第2控制信号产生电路63输出的读出寄存器激活信号φRrA1的激活，由读出前置放大器55a’放大的第4个读出数据被存入读出用寄存器56a’。
在时刻t10的外部时钟信号ext.CLK的上升边上，随着选择信号φSEA呈高电平，选择器电路选择存储在读出用寄存器56a’中的第4个读出数据，送给输出缓冲器57a。输出缓冲器57a随着输出缓冲器激活信号φOUTA的激活，将存储在读出用寄存器56a’中的第4个读出数据输出给对应的数据输入输出端DQi。
另一方面，在时刻t5～时刻t6，信号φya激活时，ext.A0＝1，即奇数地址被指定为列的起始地址时，变成Y0＝″高″，如图17所示，信号φRBA0及φRBA1的变化循环顺序及信号φSEA的变化与指定了偶数地址时相反。
因此，在时刻t6～时刻t7，信号φRrA1被激活，读出前置放大器A1中的数据被取入读出用寄存器A1。
另一方面，在时刻t7～时刻t8，信号φRrA0被激活，读出前置放大器A0中的数据被取入读出用寄存器A0。
在时刻t7～时刻t8，在信号φOUTA被去激活之前，信号φSEA呈高电平，读出用寄存器A1中的数据与时刻t7～时刻t8时的信号φOUTA同步地被输出给数据输入输出端DQi。
在时刻t8～时刻t9信号φOUTA激活时，信号φSEA呈低电平，读出用寄存器A0中的数据与时刻t8～时刻t9时的信号φOUTA同步地被输出给数据输入输出端DQi。
如上所述，脉冲串长度为4位时，通过反复2次进行2位预取工作，换句话说，通过反复2次进行由读出前置放大器A0及A1同时放大2位数据的工作，4位的值被连续地读出给每1个数据输入输出端DQi。图18是表示图1所示的Y地址计数电路82的结构的简略框图。
Y地址计数电路82包括互相串联连接的2位计数器820.0～820.j。2位计数器820.0～820.j在信号φya激活期间内分别存储最初对应的外部列地址信号ext.A0～ext.Aj，在页方式期间，一边对时钟信号CLK的触发周期进行计数，一边输出对应的内部列地址信号Y0～Yj。
接收信号CLK及信号MFL的NAND电路822的输出信号即信号/T、以及接收NAND电路822的输出后将其反转并输出的反相器824的输出信号T被供给各个2位计数器820.0～820.j。
Y地址计数电路82还包括接收信号φya后将其反转并输出的反相器826；接收反相器826的输出、延迟规定的时间后输出的延迟级832；接收信号T、延迟级832的输出及反相器826的输出、并输出信号/T1的NAND电路828；以及接收NAND电路828的输出后将其反转并输出信号T1的反相器830。信号T1及信号/T1也分别供给2位计数器820.0～820.j。
图19是表示图18所示的第i个2位计数器820.i的结构的电路图。
2位计数器820.i包括接收来自第i-1个2位计数器的位上升信号CL的反相器8202；将反相器8202的一个输出作为输入接收的、输出位上升信号CU的NAND电路8204；接收信号Ai、随着信号φya的激活而被激活的定时反相器8224；接收定时反相器8224的输出的锁存电路8220；接收锁存电路8220的输出、并输出列选择信号Yi的反相器8222；接收定时反相器8224的输出、在信号T呈去激活状态时呈导通状态的传输门8218；接收锁存电路8220的输出、在信号CL呈高电平时呈导通状态的传输门8208；其输入节点与传输门8208的输出节点B连接、在信号T呈去激活状态时呈导通状态的传输门8212；接收并保存传输门8212的输出的锁存电路8214；连接在锁存电路8214的输入节点及输出节点之间、在信号T呈激活状态时呈导通状态的传输门8210；连接在锁存电路8214的输出节点和锁存电路8220的输入节点之间、在信号T1呈激活状态时呈导通状态的传输门8216；以及连接在节点B和NAND电路8204的另一输入节点之间、在信号CL呈低电平时呈导通状态的传输门8206。
NAND电路8204的另一输入节点和构成锁存电路8220的2个反相器的连接节点A相连接。另外，构成锁存电路8214的2个反相器的连接节点用C表示。
图20是说明图18及图19所示的Y地址计数电路82工作用的时序图。
在图20中，只示出了图18所示的2位计数器中分别输出内部列地址信号Y0、Y1、Y2的2位计数器部分的工作情况。与更高位对应的2位计数器的工作情况基其上与其相同。
首先，在时刻t0，随着信号CLK的激活，信号φya也激活。与此相应，定时反相器8224呈激活状态，对应的列地址信号Ai的反转信号被保存在锁存电路8220中。即节点A的电平随着地址信号Ai值的变化而变化。这时，在A0计数单元中，由于节点CL被接地，所以传输门8206呈经常导通状态。因此，节点A的电平的变化通过传输门8206传递给节点B。接着，在时刻t1，随着时钟信号CLK呈去激活状态，信号T也呈去激活状态，传输门8212呈导通状态。与此相应，节点B的电平即节点A的电平被保存在锁存电路8214中。这样一来，A0计数单元根据保存在锁存电路8220中的外部列地址信号Ai，输出对应的内部列地址信号Y0。
在A1计数单元及A2计数单元中也都一样，根据对应的外部列地址信号A1及A2，输出内部列地址信号Y1及Y2。
随着A0计数器的节点A的电平变化，如果来自A0计数器的信号CU呈低电平，与此相应，A1计数器的信号CL变成高电平。与此相应，A1计数单元中的传输门8208呈导通状态。因此，A1计数单元中的锁存电路8214的保存数据随着A1计数单元中的锁存电路8220中保存的数据的变化而变化(即节点C的电位电平变化)。
响应时刻t2时的时钟信号CLK的上升边，在A0计数单元中，节点A的电平随着节点C的电平反转而反转。与此相应，A0计数单元的输出信号CU也反转其电平。
随着A0计数单元中的信号CU的电平反转，A1计数单元中的节点B的电平随着A1计数单元中的节点A的电平的反转而反转其电平。
随着时刻t2时的信号CU的去激活，A0计数单元中的节点C的电平随着节点B的电平的反转而反转其电平。另外，A1计数单元中的节点C的电平随着A1计数单元中的节点B的电平的反转而反转其电平。
以下，随着信号CLK的激活与去激活，在A0计数单元中，节点A及节点C的电平反转，随着A0计数单元中的节点A或节点C的电平的反转，A1计数单元中的节点C的电平也反转。这种关系也适用于如果A1计数单元中的节点A及节点C的电平变化，则A2计数单元中的节点A及节点C的电平也产生对应的变化的关系。
因此，A0计数单元根据信号CLK的触发周期，以该周期倍频后的周期使其输出信号Y0的电平反转，A1计数单元再以信号Y0倍频后的周期使其电平反转，信号Y2以信号Y1倍频后的周期使其电平反转。
图21是说明本发明的SDRAM1000的流水线工作用的时序图。
以下，假设指定ext.A0＝0即偶数地址作为列的起始地址。
在时刻t0时的外部时钟信号ext.CLK的上升边上，随着外部列地址选通信号ext./CAS呈激活状态(低电平)、信号ext./RAS＝″高″、ext./CS＝″低″、外部允许写入信号ext./WE(未图示)呈去激活状态，取入列地址信号，且指定读出动作，从第1控制信号产生电路62输出激活控制信号φR。
与此对应，第2控制信号产生电路63使读出前置放大器激活信号φRBA0激活。来自根据外部地址选择的存储单元阵列存储区A0中的存储单元的读出数据由读出前置放大器A0放大。
随着时刻t1时的外部时钟信号ext.CLK的上升，第2控制信号产生电路63使读出用寄存器激活信号φRrA0激活，由读出前置放大器A0放大的读出数据被存入读出用寄存器A0中。另一方面，第2控制信号产生电路63输出激活的读出前置放大器激活信号φRBA1，与此相应，来自在存储单元阵列存储区A1中选择的存储单元的读出数据由读出前置放大器A1放大。
响应时刻t2时的外部时钟信号ext.CLK的上升边，输出缓冲器激活信号φOUTA被从第2控制信号产生电路63输出，与此对应，从输出缓冲器将第1个读出数据即在时刻t0～时刻t1的周期中由读出前置放大器A0放大的读出数据输出给对应的数据输入输出端DQi。
另一方面，从第2控制信号产生电路63输出激活的读出寄存器激活信号φRrA1，由读出前置放大器A0放大的第2个读出数据被存入读出用寄存器A1中。
另外，在时刻t2～时刻t3的周期中，读出前置放大器激活信号φRBA0再次被激活，来自存储单元阵列存储区A0中第2个被选择的存储单元列的读出数据由读出前置放大器A0放大。
以下同样，前置放大器激活信号φRBA0和φRBA1在外部时钟信号的各周期中交替地被激活，从存储单元阵列存储区A0及存储单元阵列存储区A1读出的数据交替地被输出到数据输入输出端DQi。这时，如上所述，存储单元阵列存储区A0及A1在全页方式下，对应于存储单元中的偶数号的列和奇数号的列，选择与所选择的行相交的全部列。因此，通过交替地进行存储单元阵列存储区A0及存储单元阵列存储区A1中的列的选择，完成全页方式的工作。
如上所述，在本发明的实施例1的SDRAM1000中，根据来自外部的指令，在2位预取方式中，从存储单元阵列存储区A0及存储单元阵列存储区A1同时读出2位数据，规定的脉冲串长度的数据被交替地输出到数据输入输出端DQ上。
与此不同，当指定了页方式工作时，交替地选择存储单元阵列存储区A0及存储单元阵列存储区A1中的列，读出数据，来自与所选择的行相交的全部存储单元列的读出数据被输出给对应的数据输入输出端DQi。
在这样的全页方式工作中，在外部时钟信号的各周期中，交替地进行读出前置放大器的工作，因此在从与一个读出前置放大器对应的存储单元阵列存储区读出数据的期间，可以从另一存储单元阵列存储区进行对I/O线对的预充电工作等，在全页方式中，容易做到以流水线方式进行数据输出时的高速化。
另一方面，当指定ext.A0＝1即奇数地址作为列的起始地址时，与2位预取工作时相同，信号φRBA0和φRBA1的变化周期的顺序及信号φSEA的变化与指定了偶数地址时的情况相反。
即，既能在2位预取工作方式中维持读出规定的脉冲串长度的数据时的高速性，也能在全页方式中维持数据读出的高速性。图22是表示本发明的实施例2的SDRAM2000的主要部分的功能结构图。
与图1所示的实施例1的SDRAM的结构的不同点在于从Y地址操作电路输出的奇数列选择信号YO1及YO2也被供给Y地址计数电路82。
其它方面与图1所示的实施例1的SDRAM1000的结构相同，同一部分标以同一符号，不重复说明。
图23是表示图22所示的Y地址操作电路中的内部控制时钟产生电路6840’及6842’的结构的电路图。
与图8所示的控制时钟产生电路的结构不同点在于只有当控制信号MFL激活时，根据时钟信号CLK1，输出CLKD及ZCLKD，输出控制信号CLKDD及ZCLKDD。
其它方面与图11所示的控制时钟产生电路6840及6842的结构相同，同一部分标以同一符号，说明从略。
图24是表示实施例2的Y地址计数电路82的结构的简略框图，是与实施例1的图18对比用的图。
与图18所示的实施例1的Y地址计数电路的结构的不同点在于2位计数器820.1及820.2被省略，而2位计数器820.3这样来构成，即来自信号Y0、YO1及YO2作为输入的NAND电路的输出与输入节点CL连接。
如以下所述，即使如上构成，也能实现与图18所示的Y地址计数电路的工作完全相同的工作。
即，如果首先考虑实施例1的Y地址计数电路的工作，则每当产生信号CLK时，Y地址便增加1。这里，当Y地址从7增加到8时，便从Y0＝Y1＝Y2＝1，变成Y0＝Y1＝Y2＝0，将进位信号CU输出给Y3的计数单元，Y3计数单元的输出从Y3＝0变成Y3＝1。当Y地址从15增加到16时，便从Y0＝Y1＝Y2＝1，变成Y0＝Y1＝Y2＝0，Y2计数单元将进位信号输出给Y3计数单元，Y3计数单元的输出从Y3＝1变成0。即只有当Y0＝Y1＝Y2＝1时，进位信号才输入Y3计数单元。
现在考虑图24所示的Y地址计数电路的工作。首先在Y地址操作电路68中，信号YO1及YO2变成与从外部取入的列地址信号ext.A1、ext.A2相同的值。当脉冲串长度为8时，信号YO1及YO2变成与图15所示的计数单元Y1及Y2产生的信号Y1及Y2相等。因此，计数单元Y0产生的信号Y0和来自将信号YO1及YO2作为输入接收的NAND电路的输出信号与从图18所示的Y地址计数电路的Y2计数单元输出的进位信号一致。
由于这样构成，进行全页方式所需要的Y地址计数电路82中规定除了全页工作方式以外的脉冲串长度的地址可以采用不使用计数单元的结构，所以可以省去产生Y1、Y2用的计数单元。
因此，在实施例2的SDRAM2000中，具有与SDRAM1000相同的效果，同时能缩小设计面积。
在本发明第1方面的同步式半导体存储装置中，可以根据来自外部的工作方式的指定，转换2位预取工作和全页方式工作。而且，在全页方式时，由于读出放大装置在外部时钟信号的各周期中交替地进行工作，所以在一者的工作中能进行读出系统电路的预充电工作等，故能提高全页方式工作时的读出速度。
在本发明第2方面的同步式半导体存储装置中，由于存储单元阵列被分成偶数号的列的第1存储单元阵列存储区及奇数号的列的第2存储单元阵列存储区，在2位预取工作时，能同时选择相邻的2个列，所以即使分成2个存储单元阵列存储区，其布局的结构也容易。
在本发明第3及第4方面的同步式半导体存储装置中，在第1工作方式时，可根据来自内部地址操作装置的内部地址信号进行2位预取工作，在第2工作方式时，可根据来自计数装置内部地址信号进行页方式工作。
在本发明第5方面的同步式半导体存储装置中，由于计数装置共同使用来自内部地址操作装置的输出信号，所以能减少2位计数的数目，能缩小布局面积。
权利要求
1.一种同步式半导体存储装置，这是一种与外部时钟信号同步地取入包含控制信号、地址信号及数据信号的外部信号、或输出数据信号的同步式半导体存储装置，其特征在于备有包含排列成行列状的多个存储单元的存储单元阵列，上述存储单元阵列包含第1及第2存储单元阵列存储区，该同步式半导体存储装置还备有根据来自外部的地址信号，选择与上述第1及第2存储单元阵列存储区对应的行的行选择装置；根据来自外部的地址信号，输出与指定的工作方式对应的内部地址信号的内部地址产生装置；对上述第1及第2存储单元阵列存储区中被选择的存储单元分别独立地进行数据的收发的第1及第2数据线；在第1工作方式下，根据内部地址信号同时依次连接在上述第1及第2存储单元阵列存储区中分别选择的规定数的列和上述第1及第2数据线，在第2工作方式下，依次连接与被选择的行交叉的全部列和上述第1及第2数据线的列选择装置；在上述第1工作方式下，同时放大上述第1及第2数据线上的数据，在第2工作方式下进行交替放大的第1及第2读出放大装置；以及在数据读出工作中分别接收并保存上述第1及第2读出放大装置的输出，根据外部时钟信号将读出的数据交替地送给数据输出端的第1及第2锁存装置。
2.根据权利要求1所述的同步式半导体存储装置，其特征在于上述第1存储单元阵列存储区包含存储单元阵列中的偶数号的列，上述第2存储单元阵列存储区包含存储单元阵列中的奇数号的列，上述列选择装置在上述第1工作方式下，同时选择互相邻接的上述第1存储单元阵列存储区所属的列和上述第2存储单元阵列存储区所属的列。
3.根据权利要求2所述的同步式半导体存储装置，其特征在于上述内部地址产生装置包括在上述第1工作方式下依次输出与上述规定数的列对应的内部地址信号的内部地址操作装置，以及在上述第2工作方式下依次输出与上述所选择的行交叉的列对应的内部地址信号的计数装置。
4.根据权利要求3所述的同步式半导体存储装置，其特征在于上述计数装置包括产生对与上述所选择的行交叉的全部列进行选择的地址信号的多个互相串联连接的计数单元，上述各计数单元将从外部送来的列地址数据初始化，上述计数装置依次计数上述外部时钟信号的触发数，输出内部列地址信号。
5.根据权利要求3所述的同步式半导体存储装置，其特征在于上述内部地址操作装置将从外部送来的列地址作为初始值，一边改变一边输出与能表示上述规定数的列的个数的第1位数对应的内部列地址信号的低位数据，以便交替地选择上述第1及第2存储单元阵列存储区中对应的存储单元，上述计数装置包括与比与上述所选择的行交叉的全部列的位数只少第1位数的个数对应的多个互相串联连接的计数单元，上述各计数单元将与从外部送来的列地址对应的位数据作为初始值，上述计数装置根据内部地址操作电路的输出开始计数工作，依次计数上述外部时钟信号的触发数，输出上述内部列地址信号中从最低位开始比上述第1位数大的高位数据。
全文摘要
提供一种可维持2位预取工作的高速性的全页方式工作的SDRAM。在2位预取工作中,SDRAM1000根据从Y地址操作电路68输出的列选择信号YE0－YEk及YO0－YOk,同时选择存储单元阵列存储区A0及A1的2个列并输出数据。与此不同,在全页方式中,根据从Y地址计数电路82输出的内部地址信号,输出来自与从存储单元阵列存储区A0及A1交替地选择的行交叉的全部列的数据。
文档编号G11C29/00GK1187676SQ9711451
公开日1998年7月15日 申请日期1997年7月11日 优先权日1997年7月11日
发明者松本淳子, 岩本久 申请人:三菱电机株式会社