专利名称：非逸失性半导体存储器的制作方法
技术领域：
本发明涉及非逸失性半导体存储器，特别涉及用于在可擦非逸失性半导体存储器中产生擦除(erase)检验电压和读取电压的电路。
通常情况下，在可擦、可写和可读非逸失性半导体存储器中，例如EPROM、EEPROM和快擦写存储器，在进行擦除或写之后，为了确定是否正确进行擦除或写，而进行擦除检验或写检验，然后，进行读取操作。为此，一般在擦除检验时、写检验时、和读操作时分别设置和产生擦除检验电压，写检验电压和读取电压，以被施加作为存储单元的栅电压，从而使这些设置电压之一选择输送给对应的字线。
例如，图4是在现有技术非逸失性半导体存储器中产生擦除检验电压的电路部分的电路图。图4中所示的擦除检验电压产生电路接收从例如用在存储器数据写时的数据写器件的外部器件输送的足够高的、稳定的外部电压，作为参考电压。该擦除检验电压产生电路包括连接在外部输送参考电压和地之间的电阻器1，用于通过电阻器1的电阻分割输出电压V1，和N沟道非掺杂晶体管2，其具有连接接收电压V1的栅，连接接收外部供给参考电压的漏和用于输出在擦除检验时用作存储单元栅电压的擦除检验电压的源。
即，如图4所示，假设通过分割电阻器1得到的两电阻器分量的电阻为R1和R2，外部供应参考电压为Vr，则V1={R2/(R1+R2)}×Vr(1)由于N沟道非掺杂晶体管2具有一般为OV的阈值电压，所以在擦除检验时擦除检验电压EO与V1相同。此时，由于电阻器1的分割电阻电阻器R1和R2的电阻随温度的变化是相同的，因此擦除检验电压EO具有由于擦除检验电压产生电路的内部电路引起的几乎为零的温度相关变化，因而具有与外部供给参考电压的温度相关性相同的温度相关性。但是，外部供给参考电压本身不具有温度相关性。
用于产生在读取时用作存储单元的栅压的读取电压RO的电路具有基本上与上述擦除检验电压产生电路的结构相同的电路结构。只是产生的读取电压RO的振幅与擦除检验电压EO不同。
参见图5，所示的特性曲线图表示在该现有技术非逸失性半导体存储器中擦除检验电压EO、读电压RO和存储单元的阈值电压VT的温度相关性。下面参照图5说明用于设置擦除检验电压EO和读电压RO的方法。
一般情况下，擦除检验电压EO和读取电压RO是以在读取时读取的速度和被擦除的存储单元的阈值电压的最大值为基础确定的。简言之，当存储单元处于被擦除条件时，存储单元的阈值电压VT一般分散地位于例如2V-0.5V范围内。因此，擦除检验电压EO设置为稍高于被擦除的存储单元的阈值电压范围的最大值。特别是，由于存储单元的阈值电压具有负温度关系，因此擦除检验电压设置为稍高于在低温被擦除的存储单元的阈值电压的最大值。
另一方面，为了在读操作时实现满意的读取速度，需要设置满足下列关系式的读取电压ROEO＜＜RO (2)此时，由于擦除检验电压EO和读取电压RO由具有相同温度相关变化的分割电阻器的比率确定，和由于外部供给参考电压本身不具有温度相关性，因此擦除检验电压EO和读取电压RO不具有温度相关变化。如图5中所示。另一方面，存储单元的阈值电压VT具有温度相关性。
特别是，随着近来半导体器件的微型化，存储单元本身的尺寸减小了。另外，随着低电源电压的倾向，用于读取速度所要求的余量(margin)也变小了，结果很难保证足以覆盖由温度变化引起的存储单元的阈值电压VT的变化的必需余量。
下面参照图5说明这个问题。
在现在技术非逸失性半导体存储器的实际使用中，当已经通过在高温下实施擦除和擦除检验而进行检验擦除操作时，存储单元已经具有稍低于在擦除检验电压EO的阈值VT图5中由B点指示。另一方面，如果包括此存储单元的非逸失性半导体存储器在低温下使用，则该相关存储单元的阈值电压VT变得比在高温时阈值电压高，例如该阈值电压VT为由图5中A点所指的值。如果在此条件下进行存储器读操作，由于读取电压RO和阈值电压VT之间的差值很小，如图5中界限C所指的，则存储单元电流变小，结果读取的速度变低，因此不再满足标准条件。
在没有实施微型化和使用的电源电压仍然很高的现有技术中，可以保证擦除检验电压EO和读取电压RO之间的大电压差，因此可以使此电压差包括由温度变化引起的存储单元阈值VT的变量。但是，目前由于电源电压变低以致于由写引起的存储单元阈值的偏移量也变小了，并由于在擦除之后阈值电压的变化变大，所以用于设置擦除检验电压EO和读取电压RO的现有技术方法很难保证为满意的读取速度所需的大余量，结果很难得到符合标准条件的非逸失性半导体存储器。
因此本发明的目的是提供克服上述常规非逸失性半导体存储器缺陷的非逸失性半导体存储器。
本发明另一目的是提供能够提高读取速度的非逸失性半导体存储器。
为实现本发明上述和其它的目的，根据本发明，所构成的非逸失性半导体存储器分别在擦除检验时和在读取时施加擦除检验电压和读取电压作为存储单元的栅压，该半导体存储器包括用于产生具有与存储单元的阈值电压的温度相关性相同的温度相关性的擦除检验电压的第一装置，和用于产生具有与存储单元的阈值电压的温度相关性相同的温度相关性的读取电压的第二装置，从而使每个擦除检验电压和读取电压在低温时变高，在高温时变低。
在一个实施例中，权利要求中的非逸失性半导体存储器还包括参考电压产生电路，其包括由电阻器和二极管装置形成的串联电路；和恒定电流电路，用于给串联电路输送具有不同于二极管装置的温度相关性的恒定电流，以便在串联电路的一端产生具有等同于存储单元的阈值电压的温度相关性的温度相关性的参考电压。第一装置和第二装置接收参考电压，用于在参考电压基础上分别产生擦除检验电压和读取电压。
在另一个实施例中，所要求的非逸失性半导体存储器还包括含有存储单元晶体管的参考电压产生电路和用于给存储单元晶体管输送恒定电流的恒定电流源，以便在存储单元晶体管的一端产生具有与存储单元的阈值电压的温度相关性相等的温度相关性的参考电压。第一装置和第二装置接收参考电压，用于在参考电压基础上分别产生擦除检验电压和读取电压。
或者，第一和第二装置的每个包括由电阻器和二极管装置组成的串联电路和用于给串联电路输送具有与二极管装置的温度相关性不同的温度相关性的恒定电流，以便在该串联电路的一端产生具有与存储单元的阈值电压的温度相关性相等的温度相关性的参考电压。第一装置和第二装置以参考电压为基础分别产生擦除检验电压和读取电压。
或者，第一装置和第二装置的每个包括存储单元晶体管和用于给存储单元晶体管输送恒定电流的恒定电流电路，以便在存储单元晶体管的一端产生具有与存储单元的阈值电压的温度相关性相等的温度相关性的参考电压。第一装置和第二装置以参考电压为基础分别产生擦除检验电压和读取电压。
通过下面参照附图对本发明优选实施例的描述，本发明的上述和其它目的特点和优点将更明显。
图1是根据本发明非逸失性半导体存储器的第一实施例的部分的电路图；图2是表示图1所示的非逸失性半导体存储器中被擦除的存储单元的擦除检验电压、读取电压和阈值电压的温度相关性的特性曲线图；图3是根据本发明非逸失性半导体存储器的第二实施例的部分的电路图；图4是现有技术非逸失性半导体存储器中产生擦除检验电压的部分电路的电路图；图5是表示在现有技术非逸失性半导体存储器中擦除检验电压、读取电压和被擦除的存储单元的阈值电压的温度相关性的特性图。
下面参照
根据本发明的非逸失性半导体存储器的实施例。
参见图1，其表示根据本发明的非逸失性半导体存储器的第一实施例中用于产生擦除检验电压和读取电压的电路部分的电路图。
如图1中所示，所示的非逸失性半导体存储器的第一实施例包括参考电压产生电路46、擦除检验电压产生电路48和读取电压产生电路47，由此产生擦除检验电压EO和读取电压RO。以下面的说明将会看到，本实施例是如此构成的，即产生具有与存储单元阈值电压的温度相关性相等的温度相关性的擦除检验电压EO和读取电压RO，从而使擦除检验电压EO和读取电压RO在低温时变高，在高温时变低。
参考电压产生电路46包括由阴极接地的二极管31和电阻器30组成的串联电路，其中电阻器30的一端与二极管31的阳极相连，另一端用于产生内部参考电压VREF；和恒定电流电路，用于给该串联电路提供具有不同于二极管31的温度相关性的温度相关性的恒定电流。
该恒定电流电路包括一端接地的电阻器29；N沟道MOS晶体管27，源与电阻器29的另一端相连；N沟道MOS晶体管28，其源接地，栅和漏共同连接到N沟道MOS晶体管27的栅；P沟道MOS晶体管24，其源与电源电压VDD相连，栅和漏共同连接到N沟道MOS晶体管27的漏；P沟道MOS晶体管25，其源与电源电压VDD相连，栅与P沟道MOS晶体管24的栅相连，漏与N沟道MOS晶体管28的漏相连；和P沟道MOS晶体管26，其源与电源电压VDD相连，栅与P沟道MOS管24的栅相连，漏用于提供上述恒定电流。通过这种结构，恒定电流电路输送与电阻器29的电阻成反比的恒定电流。
擦除检验电压产生电路48是从参考电压产生电路46接收参考电压VRE F的电压调节器，用于以参考电压VREF为基础产生擦除检验电压EO。擦除检验电压产生电路48包括用于分压擦除检验电压EO的电阻器45和用于接收来自电阻器45的分电压和参考电压VREF的差分放大器，用于以参考电压VR EF为基础输出擦除检验电压EO。
详细地说，电阻器45的一端接地，另一端输出擦除检验电压EO。差分放大器包括N沟道的MOS晶体管42，其栅连接以接收参考电压VRFF；N沟道MOS晶体管43，其栅与电阻器45的中间抽头相连，源直接与N沟道MOS晶体管42的源相连；恒定电流源44，其一端接地，另一端与第一和第二N沟道MOS晶体管42和43的公共连接的源相连；P沟道MOS晶体管39，其源与电源电压VDD相连，栅和漏共同连接到N沟道MOS晶体管42的漏；P沟道MOS晶体管40，其源与电源电压VDD相连，栅与P沟道MOS晶体管39的栅相连，漏与N沟道MOS晶体管43的漏相连；和P沟道MOS晶体管42，其源与电源电压VDD相连，栅与P沟道MOS晶体管40的漏相连，漏与电阻器45的另一端相连，用于输出擦除检验电压EO。
通过这种配置，假设被电阻器45的中间抽头分割的电阻器45的两分电阻器的电阻为R9和R10，擦除检验电压EO由电阻R9和R10确定如下EO={(R9+R10)/R10}×VREF(3)读取电压产生电路47是接收来自参考电压产生电路46的参考电压VRE F的电压调节器，用于在参考电压VREF基础上产生读取电压RO。该读取电压产生电路47的内部结构与擦除检验电压产生电路48的相似，除了产生的电压不同之外。因此，晶体管32-36，恒定电流源37和电阻器38分别对应于擦除检验电压产生电路48中的晶体管39-43。恒定电流源44和电阻器45，但是电阻器38的电阻比率与电阻器45的不同。
这里，假设被电阻器38的中间抽头分割的电阻器38的两分电阻器分量的电阻为R7和R8，则擦除检验电压EO由R7和R8确定如下EO={(R7+R8)/R8}×VREF(4)另外，如果需要的话，可以产生在写检验时用作存储单元栅电压的写检验电压，与上述擦除检验电压EO和读取电压RO相似。但是，这里将着重说明擦除检验电压EO和读取电压RO。
下面，说明非逸失性半导体存储器的第一实施例的操作。
在参考电压产生电路46中，输送给由电阻器30和二极管31构成的串联电路的恒定电流与电阻器29的电阻成反比，如上所述。因此，穿过电阻器30的电压降与电阻器30本身的电阻R30成正比，与电阻器29的电阻R29成反比。即，可以穿过电阻器30产生由电阻器30和电阻器29的电阻比率(R30/R29)设置的电压降。此电压降和二极管31的正向电压降的和被输出作为参考电压VREF。即，参考电压产生电路46是带隙型参考电压产生电路。
另一方面，参考电压VREF的温度相关性δ(VREF)/δT表示如下δδTVREF=kq×ln(W/L)25×(W/L)27(W/L)24×(W/L)28×(W/L)26(W/L)24×R30R29×δδTVF(5)]]>其中k是玻耳兹曼常数，q是元电荷，(W/L)24是晶体管24的沟道宽度与长度的比值，(W/L)25是晶体管25的沟道宽度与长度的比值，(W/L)26是晶体管26的沟道宽度与长度的比值，(W/L)27是晶体管27的沟道宽度与长度的比值，(W/L)28是晶体管28的沟道宽度与长度的比值，δ(VF)/δT是二极管31的正向电压降的温度相关性。
二极管31的正向电压降的温度相关性δ(VF)/δT一般具有负特性。另外，等式(5)表示参考电压VREF的温度相关性δ(VF)/δT可以通过改变电阻器30与电阻器29的电阻比率(R30/R29)来调节。因此，通过适当设置电阻器30和电阻器29的电阻比率(R30/R29)，参考电压VREF可以具有与存储单元的阈值电压VT的温度相关性相等的负温度相关性，从而使参考电压VREF在低温时变高，在高温时变低。
另一方面，擦除检验电压产生电路48和读取电压产生电路47分别产生与由等式(4)和(5)表示的参考电压VREF成正比的擦除检验电压EO和读取电压RO。即，产生了具有与存储单元的阈值电压的负温度相关性相等的负温度相关性的擦除检验电压EO和读取电压RO。
参见图2，其表示图1中所示非逸失性半导体存储器中擦除检验电压EO，读取电压RO和被擦除的存储单元的阈值电压VT的温度相关性的特性图。如图2所示，如果温度升高，则参考电压VREF降低，从而使擦除检验电压EO和读取电压RO相应降低。另一方面，当温度降低时，参考电压VREF上升，从而使擦除检验电压EO和读取电压RO相应升高。即，擦除检验电压EO和读取电压RO具有与存储单元的阈值电压的负温度相关性相等的负温度相关性，结果，即使被擦除的存储单元的阈值电压VT由于温度的变化而发生变化，也能保证为满足读取速度所需的擦除检验电压EO和读取电压RO之间的差值，即余量。
参见图3，其表示根据本发明第二实施非逸失性半导体存储器的部分的电路图。
如图3所示，所示非逸失性半导体存储器的第二实施例包括参考电压产生电路21、擦除检验电压产生电路23和读取电压产生电路22，用于产生擦除检验电压EO和读取电压RO。与第一实施例相似，该第二实施例如此构成即产生具有与存储单元阈值的温度相关性相等的温度相关性的擦除检验电压EO和读取电压RO，从而使擦除检验电压EO和读取电压RO在低温时变高，在高温时变低。
擦除检验电压产生电路23和读取电压产生电路22在结构上和操作上分别与擦除检验电压产生电路48和读取电压产生电路47相同。因此，由于晶体管7-11和14-18，恒定电流源12和19和电阻器13和20分别对应于晶体管32-36和39-43、恒定电流源37和44和电阻器38和45，电阻R3、R4、R5和R6分别对应于电阻R7、R8、R9和R10，所以为简化说明，省略了擦除检验电压产生电路23和读取电压产生电路22的说明。
参考电压产生电路21包括源接地的存储单元晶体管6，其栅和漏共同连接用于产生参考电压VREFT一端接地的恒定电流源5；P沟道MOS晶体管3，其源与电源电压VDD相连，栅和漏共同连接到恒定电流源5的另一端；和另一P沟道MOS晶体管4，其源与电源电压VDD相连，栅与P沟道MOS晶体管3的栅相连，漏与存储单元晶体管6的漏相连。这里，存储单元晶体管6是，例如在与非逸失性半导体存储器相同的芯片上且以用于形成非逸失性半导体存储器的存储单元相同的条件形成的晶体管，从而其具有与存储单元相同的特性。
下面简要说明参考电压产生电路21的操作。如果例如1μA的恒定电流从由晶体管3和4形成的电流镜面电路(current mirrorcircuit)的晶体管4输出并由恒定电流源5控制，则以二极管形式连接的存储单元晶体管6产生限制到存储单元晶体管6的阈值电压VT的参考电压VREFT。因而，参考电压VREFT具有与存储单元晶体管6的阈值电压VT相等的温度相关性，因此，如果温度升高，参考电压VREFT变低。
这样，与第一实施例相同，擦除检验电压产生电路23和读取电压产生电路22分别产生与如等式(4)和(5)所示的参考电压VREFT成正比的擦除检验电压EO和读取电压RO。也就是产生了具有与存储单元的阈值电压相同的负温度相关性的擦除检验电压EO和读取电压RO。换言之，如果温度升高，则擦除检验电压EO和读取电压RO变低，如果温度降低，则擦除检验电压EO和读取电压RO变高。
在上述实施例中，在与擦除检验电压产生电路和读取电压产生电路分离提供的参考电压产生电路中产生的参考电压的基础上产生了擦除检验电压EO和读取电压RO。但是，作为本发明的改型，每个擦除检验电压产生电路和读取电压产生电路可以如此构成即内部地和直接地产生具有与存储单元的阈值电压相同的温度相关性的目标电压(target voltage)。换言之，每个擦除检验电压产生电路和读取电压产生电路可以内部地包括对应于参考电压产生电路21或46的内部参考电压产生电路。
如上所述，根据本发明的非逸失性半导体存储器，其构成使擦除检验电压和读取电压正向变化，以便随着存储单元阈值电压的温度相关变化而变化。因此，存储单元阈值电压的温度相关变化分量可以从存储单元阈值电压和擦除检验电压之间的差和从存储单元阈值电压和读取电压之间的差被删掉。因而，擦除检验电压和读取电压之间的差，即为满足读取速度所要求的余量，可以在整个可能温度范围内得到保证。
结果，在非逸失性半导体存储器的实际使用中，当在高温下对存储单元进行擦除和擦除检验，以致于被擦除的存储单元的阈值被检验以证实被擦除条件时，即使在低温下进行读取，也可得到足够的读取电流，结果可以实现高的读取速度。
本发明已经参照具体实施例进行了表示和说明。但是，应该注意，本发明不限于所示结构的细节，在所附权利要求范围内可以做出改变和修改的。
权利要求
1.一种非逸失性半导体存储器，其成形为在擦除检验时和读取时分别施加作为存储单元的栅电压的擦除检验电压和读取电压，该非逸失性半导体存储器包括用于产生具有与所述存储单元的阈值的温度相关性相同的温度相关性的所述擦除检验电压的第一装置，和用于产生具有与所述存储单元的阈值电压的温度相关性相同的温度相关性的所述读取电压的第二装置。
2.如权利要求1所述的非逸失性半导体存储器，其中每个所述擦除检验电压和所述读取电压被控制得在低温时变高，在高温时变低。
3.如权利要求1所述的非逸失性半导体存储器，还包括含有由电阻器和二极管装置组成的串联电路的参考电压产生电路，和用于给所述串联电路提供具有与所述二极管装置的温度相关性不同的温度相关性的恒定电流的恒定电流电路，以便在所述串联电路的一端产生具有与所述存储单元的阈值电压的温度相关性相等的温度相关性的参考电压；和其中所述第一装置和所述第二装置接收所述参考电压，并以所述参考电压为基础分别产生所述擦除检验电压和所述读取电压。
4.如权利要求3所述的非逸失性半导体存储器，其中所述串联电路的所述二极管装置包括阴极接地和阳极与所述电阻器的一端相连的二极管，所述参考电压从所述电阻器的另一端输出，并且，所述恒定电流电路包括第一P沟道晶体管，其源与电源电压相连，栅和漏彼此相连；第二P沟道晶体管，其源与所述电源电压相连，栅与所述第一P沟道晶体管的所述栅相连；第一N沟道晶体管，漏与所述第一晶体管的所述漏相连，源通过第二电阻器接地；第二N沟道晶体管，其源接地，栅和漏共同连接到所述第二P沟道晶体管的漏和所述第一N沟道晶体管的栅；和第三P沟道晶体管，其源与所述电源电压相连，栅与所述第一P沟道晶体管的所述栅相连，漏与所述第一上述电阻器的另一端相连。
5.如权利要求4所述的非逸失性半导体存储器，其中每个所述第一装置和所述第二装置包括第四P沟道晶体管，其源与所述电源电压相连，栅和漏彼此连接；第五P沟道晶体管，其源与所述电源电压相连，栅与所述第四P沟道晶体管的所述栅相连；第三N沟道晶体管，其漏与所述第四P沟道晶体管的所述漏相连，栅被连接以接收所述参考电压；第四N沟道晶体管，其漏与所述第五P沟道晶体管的漏相连，源与所述第三N沟道晶体管的源相连；恒定电流源，其一端与所述第三和第四N沟道晶体管的所述源连接，另一端接地；第六P沟道晶体管，其源与所述电源电压相连，栅与所述第五P沟道晶体管的所述漏相连；和第三电阻器，其一端与所述第六P沟道晶体管的漏相连，另一端接地，所述第三电阻器的中间抽头与所述第四N沟道晶体管的栅相连，所述擦除检验电压或所述读取电压从所述第三电阻器的所述一端输出。
6.如权利要求1所述的非逸失性半导体存储器，还包括含有存储单元晶体管的参考电压产生电路和用于给所述存储单元晶体管提供恒定电流的恒定电流电路，以便在所述存储单元晶体管的一端产生具有与所述存储单元的阈值电压的温度相关性相同的温度相关性的参考电压；其中所述第一装置和所述第二装置接收所述参考电压，并以所述参考电压为基础分别产生所述擦除检验电压和所述读取电压。
7.如权利要求6所述的非逸失性半导体存储器，其中所述存储单元晶体管的源接地，栅和漏以二极管形式彼此连接，所述恒定电流电路包括第一P沟道晶体管，其源与电源电压相连，栅和漏彼此相连且通过恒定电流源接地；和第二P沟道晶体管，其源与所述电源电压相连，栅与所述第一P沟道晶体管的所述栅连接，漏与所述存储单元晶体管的所述漏相连，所述参考电压从所述存储单元晶体管的所述漏输出。
8.如权利要求7所述的非逸失性半导体存储器，其中每个所述第一装置和所述第二装置包括第三P沟道晶体管，其源与所述电源电压相连，栅和漏彼此相连；第四P沟道晶体管，其源与所述电流电压相连，栅与所述第三P沟道晶体管的所述栅相连；第一N沟道晶体管，其漏与所述第三P沟道晶体管的所述漏相连，栅被连接以接收所述参考电压；第二N沟道晶体管，其漏与所述第四P沟道晶体管的所述漏相连，源与所述第一N沟道晶体管的源相连；第二恒定电流源，其一端所述第三第二N沟道晶体管的所述源相连，另一端接地；第五P沟道晶体管，其源与所述电源电压相连，栅与所述第四P沟道晶体管的所述漏相连；第三电阻器，其一端与所述第五P沟道晶体管的漏相连，另一端接地，所述第三电阻器的中间抽头与所述第二N沟道晶体管的栅相连，所述擦除检验电压或所述读取电压从所述第三电阻器的所述一端输出。
9.如权利要求1所述的非逸失性半导体存储器，其中每个所述第一装置和所述第二装置包括由电阻器和二极管装置组成的串联电路和用于给所述串联电路提供具有与所述二极管装置的温度相关性不同的温度相关性的恒定电流的恒定电流电路，以便在所述串联电路的一端产生具有与所述存储单元的阈值电压的温度相关性相同的温度相关性的内部参考电压，所述第一装置和所述第二装置在所述各自内部参考电压的基础上分别产生擦除检验电压和所述读取电压。
10.如权利要求9所述的非逸失性半导体存储器，其中所述串联电路的所述二极管装置包括阴极接地和阳极与所述电阻器的一端相连的二极管，所述参考电压从所述电阻器的另一端输出，所述恒定电流电路包括第一P沟道晶体管，其源与电源电压相连，栅和漏彼此相连；第二P沟道晶体管，其源与所述电源电压相连，栅与所述第一P沟道晶体管的所述栅相连；第一N沟道晶体管，其漏与所述第一P沟道晶体管的所述漏相连，源通过第二电阻器接地；第二N沟道晶体管，其源接地，栅和漏共同连接到所述第二P沟道晶体管的所述漏和所述第一N沟道晶体管的栅；和第三P沟道晶体管，其源与所述电源电压相连，栅与所述第一P沟道晶体管的所述栅相连，漏与所述第一上述电阻器的另一端相连。
11.如权利要求10所述的非逸失性半导体存储器，其中每个所述第一装置和所述第二装置还包括第四P沟道晶体管，其源与所述电源电压相连，栅和漏彼此相连；第五P沟道晶体管，其源与所述电源电压相连，栅与所述第四P沟道晶体管的所述栅相连；第三N沟道晶体管，其漏与所述第四P沟道晶体管的漏相连，栅被连接以接收所述参考电压；第四N沟道晶体管，其漏与所述第五P沟道晶体管的所述漏相连，源与所述第三N沟道晶体管的源相连；恒定电流源，其一端与所述第三和第四N沟道晶体管的所述源相连，另一端接地；第六P沟道晶体管，其源与所述电源电压相连，栅与所述第五P沟道晶体管的所述漏相连；和第三电阻器，其一端与所述第六P沟道晶体管的漏相连，另一端接地，所述第三电阻器的中间抽头与所述第四N沟道晶体管的栅相连，所述擦除检验电压或所述读取电压从所述第三电阻器的所述一端输出。
12.如权利要求1所述的非逸失性半导体存储器，其中每个所述第一装置和所述第二装置包括存储单元晶体管和用于给所述存储单元晶体管提供恒定电流的恒定电流电路，以便在所述存储单元晶体管的一端产生具有与所述存储单元的阈值电压的温度相关性相同的温度相关性的内部参考电压，所述第一装置和所述第二装置在所述相应内部参考电压的基础上分别产生所述擦除检验电压和所述读取电压。
13.如权利要求12所述的非逸失性半导体存储器，其中所述存储单元晶体管的源接地，栅和漏以二极管的形式彼此相连，所述恒定电流电路包括第一P沟道晶体管，其源与电源电压相连，栅和漏彼此相连并通过恒定电流源接地；和第二P沟道晶体管，其源与所述电源电压相连，栅与所述第一P沟道晶体管的所述栅相连，漏与所述存储单元晶体管的所述漏相连，所述参考电压从所述存储单元晶体管的所述漏输出。
14.如权利要求13所述的非逸失性半导体存储器，其中每个所述第一装置和所述第二装置还包括第三P沟道晶体管，其源与所述电源电压相连，栅和漏彼此相连；第四P沟道晶体管，其源与所述电源电压相连，栅与所述第三P沟道晶体管的所述栅相连；第一N沟道晶体管，其漏与所述第三P沟道晶体管的所述漏相连，栅被连接以接收所述参考电压；第二N沟道晶体管，其漏与所述第四P沟道晶体管的所述漏相连，源与所述第一N沟道晶体管的源相连；第二恒定电流源，其一端与所述第三和第二N沟道晶体管的所述源相连，另一端接地；第五P沟道晶体管，其源与所述电源电压相连，栅与所述第四P沟道晶体管的所述漏相连；和第三电阻器，其一端与所述第五P沟道晶体管的漏相连，另一端接地，所述第三电阻器的中间抽头与所述第二N沟道晶体管的栅相连，所述擦除检验电压或所述读取电压从所述第三电阻器的所述一端输出。
全文摘要
一种非逸失性半导体存储器,包括:含有由电阻器和二极管组成的串联电路的参考电压产生电路,和用于给该串联电路提供具有与二极管的温度相关性不同的温度相关性的恒定电流的恒定电流电路,以便在串联电路的一端产生具有与被擦除的存储单元的阈值电压的温度相关性相同的温度相关性的参考电压。擦除检验电压产生电路产生具有与被擦除的存储单元的阈值电压的温度相关性相同的温度相关性的擦除检验电压,读取电压产生电路产生读取电压。
文档编号G11C16/34GK1221193SQ98123399
公开日1999年6月30日 申请日期1998年11月20日 优先权日1997年11月20日
发明者顿田保弘 申请人:日本电气株式会社