电阻式随机存取存储器的制造方法
【专利摘要】本发明提供一种电阻式随机存取存储器，包括多条字线、位线、源极线以及一存储阵列。存储阵列，具有多个存储单元，设置在所述字线与所述位线的交界处，以形成一矩阵。每一存储单元包括一电阻式存储装置与一开关。每一条源极线被配置在两条字线之间，其中每一条源极线耦接到所述开关的多个源极端，且单独被一源极线驱动器所驱动。源极线驱动器接收命令信号与地址信号，将源极线的电压电平改变为第一电压电平。当重置操作被施加到一存储单元时，源极线的电压电平被设定为第一电压电平，且当另一个操作被施加被选择的该存储单元时，该源极线被接地。本发明可以通过施加不同的操作电压来切换存储器的多种逻辑状态，从而进行数据存储。
【专利说明】
电阻式随机存取存储器
技术领域
[0001]本发明关于电阻式随机存取存储器，特别是一种电阻式随机存取存储器的阵列结构。
【背景技术】
[0002]随着便携式应用产品的成长，使得非易失性存储器的需求有日渐增加的趋势。在这么多种类的非易失性存储器中，电阻式随机存取存储器由于具有速度、功率、容量、可靠度、制造工艺整合度、以及成本等具竞争力的特性，已被视为下一世代最具有潜力的非易失性存储器技术。借由输入特定的操作电压，应用在电阻式随机存取存储器的材料的特性会迅速的在两种状态间切换。设定操作(SET operat1n)与重设操作(RESET operat1n)是通过输入两种不同的操作电压给电阻式随机存取存储器，以将电阻式随机存取存储器在高电阻状态与低电阻状态中切换。根据上述的操作说明，电阻式随机存取存储器的逻辑状态可根据施加不同的操作电压来切换，以达到数据存储的目的。
【发明内容】
[0003]本发明提供一种电阻式随机存取存储器，以根据施加不同的操作电压来切换存储器的逻辑状态，以达到数据存储的目的。
[0004]本发明的一实施例提供一种电阻式随机存取存储器，该存储器包括多条字线、多条位线、一存储阵列以及多条源极线。该存储阵列，具有多个存储单元，设置在所述字线与所述位线的交界处，以形成具有多行与多列的一矩阵，其中每一存储单元包括一电阻式存储装置与一开关。每一条源极线被配置在两条字线之间，其中每一条源极线耦接到所述开关的多个源极端，每一条源极线都被一源极线驱动器所驱动，该源极线驱动器接收一命令信号与一地址信号，并根据该命令信号与该地址信号将该源极线的一电压电平设定为一第一电压电平。当一重置操作被施加到被选择的一存储单元时，该源极线的该电压电平被设定为该第一电压电平，且当另一个操作被施加被选择的该存储单元时，该源极线被接地。
[0005]本发明可以通过施加不同的操作电压来切换存储器的多种逻辑状态，从而进行数据存储。
【附图说明】
[0006]图1为根据本发明的一电阻式随机存取存储单元的一实施例的示意图。
[0007]图2A?2D用以说明电阻式随机存取存储单元的电压设定示意图。
[0008]图3为根据本发明的具有一电阻式随机存取存储单元的存储器阵列结构的一实施例的示意图。
[0009]图4为根据本发明的具有一共用源极线的多个存储单元的一实施例的示意图。
[0010]图5为根据本发明的一实施例的一位线群组方法的示意图。
[0011]图6为根据本发明的另一实施例的一位线群组方法的示意图。
[0012]图7为根据本发明的一电阻式存储器模组的一实施例的示意图。
[0013]符号说明:
[0014]10?电阻式存储单元
[0015]21、351、35j ?存储单元
[0016]31?感测放大器
[0017]32a、32b?字线驱动器
[0018]33?位线驱动器
[0019]34?源极驱动器
[0020]41?第一存储单元
[0021]42?第二存储单元
[0022]43、44 ?MIM 装置
[0023]71?控制器
[0024]72?字线驱动器
[0025]73?源极线驱动器
[0026]74?位线驱动器
[0027]75?存储器阵列
[0028]AO?An?赶解码器
[0029]BL、BLO、BLl、BLn ?位线
[0030]CMD?命令信号
[0031]CSLO?列选择信号
[0032]D1、D2 ?方向
[0033]MSLO?源极线汇流排
[0034]MffLO?字线汇流排
[0035]SL、SLO、SL1、SL2、SL3 ?源极线
[0036]Tl、T2、T31、T32、T33、T41、T42 ?晶体管
[0037]WL、WL0、WL1、WL2、WL3 ?字线
[0038]A01、A10B、A01B、A0B1B ?位线群
[0039]X_ADD1、Y_ADD1、X_ADDj、X-add1、X-addj、X-addk、X-addl、Y-add1、Y-addj、Y-addk、Y-addl?地址信号
【具体实施方式】
[0040]图1为根据本发明的一电阻式随机存取存储单元的一实施例的示意图。电阻式随机存取存储单元包括晶体管Tl与电阻式存储单元10。电阻式存储单元10是一电阻式存储装置，且电阻式存储单元(ReRAM cell) 10的电阻值会根据不同的操作而作对应的改变。而这种具有多种变化的电阻值的特性，正适合用来存储数据。晶体管Tl的栅极连接到一字线WL，其源极连接到一源极线SL，且其漏极连接至电阻式存储单元10。当一第一状态的数据要被写入电阻式存储单元10时，该设定操作(SEToperat1n)被执行，且该位线BL与该源极线SL的一电压差被以一第一方向Dl施加在电阻式存储单元10。在设定操作之后，电阻式存储单元10具有一高电阻值。
[0041]当一第二状态的数据要被写入电阻式存储单元10时，一重设操作(RESEToperat1n)被执行，且该位线BL与该源极线SL的一电压差被以一第二方向D2施加在电阻式存储单元10。在RESET操作之后，电阻式存储单元10具有一较低的电阻值，该电阻值是远低于在SET操作后，电阻式存储单元10的电阻值。
[0042]当逻辑I要被写入电阻式存储单元10时，SET操作被执行。当逻辑O要被写入电阻式存储单元10时，RESET操作被执行。在本实施例中，电阻式存储单元10可以存储两个逻辑电平的数据，但本发明并非仅限于此。电阻式存储单元10可以根据在对应SET程序的高电阻值与对应RESET操作的低电阻值之间的电阻值范围，存储超过两种逻辑电平的数据。
[0043]存储在电阻式存储单元10的数据可以通过一感测放大器所读取，该感测放大器耦接至位线BL。存储在电阻式存储单元10的数据可以通过流经位线BL的感测电流的大小来判断。感测电流的大小会随着电阻式存储单元10的电阻值而改变。举例来说，当电阻式存储单元10的是在一 SET状态下，电阻式存储单元10的的电阻值是相对高，因此对应的感测电流的大小也就相对低。当电阻式存储单元10的是在一 RESET状态下，电阻式存储单元10的电阻值是相对低，因此对应的感测电流的大小也就相对高。根据这样的现象，感测放大器可以借由将感测到电流与一参考电流比较，以读取存储在电阻式存储单元10的数据。
[0044]图2A?2D用以表示不同的电阻式存储器的操作下的电压设定。图2A表示电阻式存储器在一形成(forming)操作下的电压设定。电阻式存储单元21親接在一位线BL与晶体管T2的一漏极之间。晶体管T2的栅极耦接至一字线，且晶体管T2的源极耦接至一源极线SL。形成操作只有在电阻式存储单元21刚制造好的时候会被执行一次，之后就不会再次被执行。形成操作是借由施加一偏压电压到耦接电阻式存储单元21的位线BL，如3.8V，以在电阻式存储单元21的氧化层(oxide layer)引发软性击穿(soft breakdown)。软性击穿会增加电阻式存储单元21的漏电流。而当形成操作被执行时，晶体管T2的栅极的电压被上拉到2.3V。
[0045]当逻辑O的数据要被写入电阻式存储单元21时，RESET操作被执行。RESET操作时的电压设定如图2B所示。耦接至晶体管T2的栅极的字线的电压被设定为4V，耦接至晶体管T2的源极的源极线SL的电压被设定为2V。当逻辑I的数据要被写入电阻式存储单元21时，SET操作被执行。SET操作时的电压设定如图2C所示。位线BL的电压被设定为1.4V，耦接至晶体管T2的栅极的位线WL的电压被设定在2.3V，而耦接至晶体管T2的源极的源极线SL则被接地。
[0046]当要读取电阻式存储单元21的数据时，读取操作时的电压设定如图2D所示。耦接至晶体管T2的源极的源极线SL被接地，耦接至晶体管T2的栅极的字线的电压被设定为3V，感测放大器则借由感测在位线BL的电压以读取数据。
[0047]根据上述四种不同操作下的电压设定，字线的电压可能会在3种不同的电压电平中改变。对于现有的存储器阵列结构来说，越多个不同的电压电平，其控制方案也就越加困难。
[0048]图3为根据本发明的具一电阻式随机存取存储单元的存储器阵列结构的一实施例的示意图。在图3中，只有一部分的存储器阵列被揭露，本领域技术人员可以根据本说明书的揭露内容以及个人技艺来完成存储器阵列的其他部分。电阻式存储单元35i通过晶体管T31耦接至感测放大器31。晶体管T31的栅极接收一列选择信号(column selectsignal)CSL0，且当晶体管T31导通时，所有耦接到位线BLO的存储单元都被连接至感测放大器31。在一实施例中，该感测放大器31只有在对存储单元进行一读取操作时才会被致能(enabled)。
[0049]存储单元35i耦接在位线BLO与晶体管T32的漏极之间，其中位线BLO由位线驱动器33所驱动。晶体管T32的栅极耦接至一字线WLO，字线WLO由字线驱动器32a所驱动。晶体管T32的源极耦接至一源极线SL0，该源极线SLO由一源极驱动器34所驱动。借由使用字线驱动器32a，位线驱动器33，以及源极驱动器34，可轻易地对存储单元35i进行形成，SET，RESET以及读取操作。
[0050]字线驱动器32a根据命令信号CMD与地址信号X_ADDi，控制字线WLO上的电压。命令信号CMD表示要施加在被选择的该存储单元的一操作，该操作可能是一形成操作，一重置操作，一设定操作或一读取操作。地址信号X_ADDi与地址信号Y_ADDi用以选择一预定的存储单元。地址信号X_ADDi表示第i列的存储单元被选择到，地址信号Y_ADDi表示第i行的存储单元被选择到。当对存储单元35i进行形成操作时，字线驱动器32a输出2.3V的电压到字线WLO或是将字线WLO的电压设定为2.3V。当对存储单元35i进行RESET操作时，字线驱动器32a输出4V的电压到字线WLO或是将字线WLO的电压设定为4V。当对存储单元35i进行SET操作时，字线驱动器32a输出2.3V的电压到字线WLO或是将字线WLO的电压设定为2.3V。当对存储单元35i进行读取操作时，字线驱动器32a输出3V的电压到字线WLO或是将字线WLO的电压设定为3V。
[0051]位线驱动器33根据要被施加在存储单元的操作，控制位线BLO上的电压。位线驱动器33接收命令信号CMD与地址信号Y_ADDi，并输出对应的电压到位线BLO上。当对存储单元35i进行形成操作时，位线驱动器33输出3.8V的电压到位线BLO或是将位线BLO的电压设定为3.8V。当对存储单元35i进行RESET操作时，位线BLO通过位线驱动器33被接地。当对存储单元35i进行SET操作时，位线驱动器33输出1.4V的电压到位线BLO或是将位线BLO的电压改变至1.4V。当对存储单元35i进行读取操作时，感测放大器31读取位线BLO的电压以判断存储在存储单元35i的数据为何。
[0052]源极线驱动器34根据接收到的命令信号CMD与地址信号Y_ADDi，控制源极线SLO上的电压。在另一实施例中，地址信号Y_ADDi可被替换为地址信号X_ADDi。
[0053]当对存储单元35i进行RESET操作时，源极线驱动器34输出2V的电压到源极线SLO或是将源极线SLO的电压改变至2V。当对存储单元35i进行SET操作、形成操作或是读取操作时，源极线SLO通过源极线驱动器34被接地。
[0054]根据图3所述的操作，对于电阻式存储单元进行不同的操作所需的电压设定，可轻易地通过源极线驱动器、位线驱动器以及字线驱动器所完成。
[0055]在另一实施例中，多条位线被划分为多个位线群(bit line group)，而所述多条源极线也包括了多条主要源极线(main source line)与多条次要源极线(sub sourceline)，且每一条次要源极线都连接到不同的位线群。在一实施例中，地址信号X_ADDi对应到一主要源极线与一次要源极线。在另一实施例中，地址信号X_ADDi对应到一主要源极线，而地址信号Y_ADDi对应到一次要源极线。在另一实施例中，所述多条字线包括了多条主要字线(main word line)与多条次要字线(sub word line)，且每一条次要字线都连接到不同的位线群，其中地址信号X_ADDi对应到一主要字线与一次要字线。
[0056]在一些实施例中，存储单元的定义并不包括开关装置，如图2A?2D中的晶体管T2。在另一些实施例中，存储单元的定义是包括开关装置。请参考图4。图4为根据本发明的具有一共用源极线的多个存储单元的一实施例的示意图。第一存储单元41与第二存储单元42都耦接到一位线BLO与一共用的源极线SL0。第一存储单元41耦接到字线WL0,而第二存储单元42耦接到字线WL1，其中，举例来说，共用的源极线SLO是被设置在字线WLO与字线WLl之间。在一个例子中，第一存储单元41包括一金属-绝缘体-金属(Metal-1nsulator-Metal，MIM)装置43，其中M頂装置43耦接到晶体管T41与位线BL0。晶体管T41根据通过字线WLO接收到的一控制信号将M頂装置43耦接到源极线SLO。在其他的实施例中，MIM装置可以被其他的电阻式存储装置所代替。
[0057]当逻辑I要被写入第一存储单元41时，SET操作被施加在M頂装置43上，且M頂装置43的电阻值因此变高。当逻辑O要被写入第一存储单元41时，RESET操作被施加在MIM装置43上，M頂装置43的电阻值因此变低，且是相对低于M頂装置43被施加SET操作后，M頂装置43的电阻值。
[0058]借由使用共用的源极线，存储器阵列的大小可以有效的被减少，且源极驱动器的数量也因此减少。
[0059]在一些实施例中，所有的位线在一 RESET操作前，都会被预先充电到1.4V，而只有被选择到的位线的电位会被驱动到0V。这一来就表示其他的位线的电位仍然是维持在
1.4V，而这对电阻式存储器造成了很大的电源负担，而且是在高密度的电阻式存储阵列中，降低效能的最主要因素。
[0060]图5为根据本发明的一实施例的一位线群组方法的示意图。在图5中，位线群组方法是根据对应到字线的地址信号X_ADDi来实现。在图5中，根据本地字线(local wordline)X地址O与X地址1，将多条位线区分为4个位线群A01、A10B、A01B、A0B1B。在图5上可以看到这4个位线群分别耦接字线WL3、WL2、WL1、WL0，通过行解码器A2?An、字线WL3、WL2、WLUWLO可让被选择到的位线所属的位线群内的所有位线会被预先充电到1.4V，而属于没被选择到的位线群内的位线则维持在0V。在一实施方式中，字线WL0、WL1、WL2、WL3分别耦接位线BLO?BLn的部分位线。在一实施例中，字线汇流排MffLO耦接字线WLO、WLl、WL2与WL3，行解码器通过字线汇流排MffLO控制字线WLO、WL1、WL2与WL3的导通。
[0061 ] 图6为根据本发明的另一实施例的一位线群组方法的示意图。在图6中，位线群组方法是根据对应到源极线的地址信号X_ADD或Y_ADD来实现。在图6中，地址信号X_addi或Y_addi对应到的是位线SL0，地址信号X_addj或Y_addj对应到的是位线SLl，地址信号X_addk或Y_addk对应到的是位线SL2而地址信号X_addl或Y_addl对应到的是位线SL3。多条位线根据源极线SLO、SLU SL2以及SL3被区分为4个位线群，通过行解码器、源极线SL0、SL1、SL2、SL3以及地址信号X_ADD或Y_ADD可让被选择到的位线所属的位线群内的所有位线会被预先充电到1.4V，而属于没被选择到的位线群内的位线则维持在0V。在一实施方式中，源极线SLO、SLl、SL2、SL3分别耦接位线BLO?BLn的部分位线。在一实施例中，源极线汇流排MSLO耦接源极线SLO、SLl、SL2与SL3，行解码器通过源极线汇流排MSLO控制位线源极线SLO、SLU SL2与SL3的状态。
[0062]图7为根据本发明的一电阻式存储器模组的一实施例的示意图。电阻式存储器模组包括控制器71、字线驱动器72、源极线驱动器73、位线驱动器74以及存储器阵列75。控制器71还包括一地址解码器以解码行地址(Y-address)与列地址(X_address)。当存储器阵列75内的一存储单元被选择，且一操作，如RESET操作或SET操作，要被施加在被选择的存储单元时，控制器71会传送一命令信号与一地址信号给字线驱动器72、源极线驱动器73以及位线驱动器74。字线驱动器72、源极线驱动器73以及位线驱动器74会根据接收到的命令信号与地址信号，分别输出对应的电压。详细的电压设定说明可参考图2A?2D以及图3。
[0063] 虽然本发明已以具体实施例揭露如上，然其仅为了易于说明本发明的技术内容，而并非将本发明狭义地限定于该实施例，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的为准。
【主权项】
1.一种存储器，其特征在于，包括: 多条字线； 多条位线； 一存储阵列，具有多个存储单元，设置在所述字线与所述位线的交界处，以形成具有多行与多列的一矩阵，其中每一存储单元包括一电阻式存储装置与一开关；以及 多条源极线，每一条源极线被配置在两条字线之间，其中每一条源极线耦接到所述开关的多个源极端，每一条源极线都被一源极线驱动器所驱动，该源极线驱动器接收一命令信号与一地址信号，并根据该命令信号与该地址信号将该源极线的一电压电平设定为一第一电压电平； 其中当一重置操作被施加到被选择的一存储单元时，该源极线的该电压电平被设定为该第一电压电平，且当另一个操作被施加被选择的该存储单元时，该源极线被接地。2.如权利要求1所述的存储器，其特征在于，每一字线都被一字线驱动器所驱动，且该字线驱动器接收该命令信号与该地址信号，并根据该命令信号与该地址信号控制该字线的一电压电平。3.如权利要求2所述的存储器，其特征在于，该地址信号包括一X_ADD信号与一 Y_ADD信号，该源极线驱动器接收该Y_ADD信号，且该字线驱动器接收该X_ADD信号。4.如权利要求2所述的存储器，其特征在于，该命令信号用以表示要施加在被选择的该存储单元的一操作，该操作可能是一形成操作、一重置操作、一设定操作或一读取操作。5.如权利要求2所述的存储器，其特征在于，该字线驱动器根据要施加在被选择的该存储单元的一操作以及由该命令信号表示关于该操作的信息去控制该字线的该电压电平。6.如权利要求1所述的存储器，其特征在于，每一位线都被一位线驱动器所驱动，且该位线驱动器接收该命令信号与该地址信号，并根据该命令信号与该地址信号控制该位线的一电压电平。7.如权利要求6所述的存储器，其特征在于，该位线驱动器根据要施加在被选择的该存储单元的一操作以及由该命令信号表示关于该操作的信息去控制该位线的电压电平。8.如权利要求1所述的存储器，其特征在于，所述位线被分为多个位线群，所述源极线包括多条主源极线以及多条次源极线，且每一次源极线被耦接到不同的位线群。9.如权利要求8所述的存储器，其特征在于，该地址信号包括一X_ADD信号，该X_ADD信号对应到一主要源极线以及一次要源极线。10.如权利要求8所述的存储器，其特征在于，该地址信号包括一X_ADD信号以及一 Y_ADD信号，该X_ADD信号对应到一主要源极线，该Y_ADD信号对应到一次要源极线。11.如权利要求1所述的存储器，其特征在于，所述位线被分为多个位线群，所述字线包括多条主字线以及多条次字线，且每一次字线被耦接到不同的位线群。12.如权利要求11所述的存储器，其特征在于，该地址信号包括一X_ADD信号，该X_ADD信号对应到一主字线以及一次字线。13.如权利要求1所述的存储器，其特征在于，每一条源极线被连续两条字线共用。
【文档编号】G11C13/00GK105869670SQ201510024293
【公开日】2016年8月17日
【申请日】2015年1月19日
【发明人】崔明灿
【申请人】华邦电子股份有限公司