控制电路、存储装置及操作方法
【专利摘要】控制电路、存储装置及操作方法。该控制电路，包括：电源；第一节点；第二节点；第三节点；第四节点；钳位单元；充电单元；隔断单元；连接单元；上拉单元，其中，第一节点耦接到钳位单元的一端；钳位单元的另一端耦接到充电单元，钳位单元配置为根据施加至其控制端的钳位电压而导通或截止；充电单元一端耦接在钳位单元的另一端和第二节点之间；隔断单元耦接在第一节点和第二节点之间，隔断单元根据第三节点的电压而导通或截止；连接单元配置为响应于第四节点的电压为第二电压而将第二节点的电压设置为第一电压；上拉单元配置为响应于第四节点的电压为第一电压而将第二节点的电压设置为电源电压。
【专利说明】
控制电路、存储装置及操作方法
技术领域
[0001]本发明的实施例涉及一种控制电路、存储装置及其操作方法。
【背景技术】
[0002]诸如闪存之类的存储装置已经广泛应用于例如手机、数码相机、平板电脑、个人计算机之类的电子装置中。闪存通常包括两种类型，即，NOR闪存和NAND闪存。NOR闪存和NAND闪存包括多个存储单元(memory cell)，存储单元均由具有浮动栅极(floating gate)三端(源极、漏极和控制栅极)器件构成。向该浮动栅极注入电荷的过程就是编程的过程。对于浮动栅极中存在电荷的存储单元，由于浮动栅极的感应作用，仅需要在控制栅极施加较小的偏置电压，甚至施加OV的偏置电压，就可以使得三端器件导通。通常，将浮动栅极中存在电荷认为存储单元中存在例如，数据“I”。也就是说，当存储单元中存在数据“I”时，存储单元的对应的阈值电压会降低。在完成数据的编程之后，通常还要进行数据的验证，以检查数据是否恰当地被编程到存储单元。如果数据的编程是失败，则需要进一步的编程。
【发明内容】
[0003]本公开的实施例提供一种控制电路，包括:电源接口；第一节点;第二节点；第三节点；第四节点；钳位单元;充电单元;隔断单元;连接单元;上拉单元，其中，所述电源接口配置为提供电源电压，所述第一节点耦接到所述钳位单元的一端;所述钳位单元的另一端耦接到所述充电单元，所述钳位单元配置为根据施加至其控制端的钳位电压而导通或截止；所述充电单元一端耦接在所述钳位单元的另一端和所述第二节点之间，所述充电单元的另一端耦接到所述电源接口，所述充电单元配置为根据控制信号而导通或截止;所述隔断单元耦接在所述第一节点和所述第二节点之间，所述隔断单元根据所述第三节点的电压而导通或截止;所述连接单元配置为响应于所述第四节点的电压为第二电压而将所述第二节点的电压设置为第一电压;所述上拉单元配置为响应于所述第四节点的电压为所述第一电压而将所述第二节点的电压设置为所述电源电压。
[0004]本公开的实施例提供一种存储装置，包括:如上所述的控制电路；以及存储阵列，包括由多个存储单元构成的多个行和多个列，所述多个列中的一列的第一端与所述控制电路的第一节点耦接，该列的第二端与源线耦接，所述多个行的每行中的存储单元的控制栅极耦接到相应字线。
[0005]本公开的实施例提供一种如上所述的存储装置的操作方法，包括:使得所述充电单元导通，向所述钳位单元的控制端施加第三电压，随后使得所述充电单元以及所述隔断单元截止，并且向所述钳位单元的控制栅施加第四电压，响应于所述第三节点的电压为第一电压且所述第四节点的电压为第二电压，所述连接单元导通且所述上拉单元截止，从而所述隔断单元导通，所述第一节点的电压下拉到第一电压;或者响应于所述第三节点的电压为第一电压且所述第四节点的电压为第一电压，所述连接单元截止且所述上拉单元导通，从而所述第一节点的电压上被充电到第五电压;或者响应于所述第三节点的电压为第二电压，所述隔断单元截止。
[0006]例如，所述第一节点的电压下拉到第一电压进一步包括:所述第二节点的电压下拉到第一电压。
[0007]例如，所述第一节点的电压上被充电到第五电压进一步包括:所述第二节点的电压被上拉到电源电压。
[0008]例如，所述第五电压为所述第四电压与所述钳位单元的导通阈值的差值。
[0009]例如，所述第五电压为略大于OV的电压。
[0010]例如，所述第五电压为0.1?0.2V。
[0011]例如，所述第三电压为所述电源电压与所述钳位单元的导通阈值的和。
【附图说明】
[0012]为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
[0013]图1示出了多级存储单元的阈值电压的分布的示意图。
[0014]图2示出了由本公开实施例提供的一种控制电路的示意图。
[0015]图3示出了由本公开实施例提供的一种存储装置的示意图。
[0016]图4示出了由本公开实施例提供的存储装置的编程操作方法。
[0017]具体实施例方式
[0018]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0019]除非另作定义，本公开所使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中，“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理或者机械耦接，而是可以包括电性耦接，不管是直接还是间接的耦接。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
[0020]闪存通常采用NOR存储单元或NAND存储单元。以下以NAND存储单元为例进行说明，但本发明不限于此。通常，在NAND闪存中，由存储单元构成存储阵列。存储阵列的一列以一个存储单元的源极连接到另一个存储单元的漏极的方式串行排列而构成。一列存储单元也可以称为一个存储串(string of memory cells)，存储串可以连接在源线(SL)和位线(BL)之间。存储阵列的一行中的存储单元的控制栅极均连接到同一条字线。通常，通过字线向控制栅极施加电压来控制对存储单元的读写、擦除等操作，并且通常将在读取操作中施加到字线上的电压称为验证电压(Vverify)。通过施加验证电压读取的数据则经由位线由一控制电路进行感测，并且进一步将感测的结果输出到外部电路。由于对存储单元的读取可以是逐行进行的，所以在本公开中如果没有特别说明，均以一列存储单元为例进行说明，并且在存储单元的感测过程中，存储阵列的一列中的要验证的存储单元被施加验证电压Vverify，而对其他存储单元施加足以使得它们导通的字线电压。
[0021]存储单元可以配置为单级存储单元(Single Level Memory Cell，SLC)或多级存储单元(Multi Level Memory Cell，MLC)。单级存储单元在每一个存储单元中仅能存储I位(bit)数据，而多级存储单元可以在每一个存储单元中存储多于I位的数据，例如，2位或更多位。由于在存储单元存储数据会影响存储单元的阈值电压，因此，多级存储单元根据设定的数据是否存储而具有2N个阈值电压，N为整数。例如，2位的多级存储单元具有4个阈值电压。
[0022]图1示出了多级存储单元(例如2位数据)的阈值电压Lu—th的分布的示意图。如图1所示，4个阈值电压范围Vceii_th 102-108分别表示二进制的值‘ 00 ’、‘ O I’、‘ 1 ’和‘ 11’。例如，如果阈值电压落入Vwi—th 1 2的范围，则此时的存储单元存储‘ 11’。如果阈值电压落入Vcell_th 104的范围，则此时的存储单元存储‘10’。类似地，Vcell—th 106表示‘00’，Vcell—th 108表示‘01’。单级存储单元(I位数据)与多级存储单元类似，但是仅包括2个不同的阈值电压范围。因此，本领域技术人员可以知道，在存储单元中存在的对应数据可以是T或“O”(单级存储单元)，或“00”、“01”、“10”和“11”的任一个(2位数据的多级存储单元)，或其他数据，且本公开所列举的数值并不构成限定。
[0023]在数据被编程到存储单元之后，通常需要进行验证。在进行存储单元的验证时，通常首先向存储单元施加比第一阈值电压(例如，Vceii—th 102)略高的验证电压Vverfiyl。如果存储单元在该验证电压Vverfiyl下能够导通，则说明与第一阈值电压(例如，Vcell—th 102)对应的数据已经编程到存储单元。否则，验证失败并向存储单元施加比第二阈值电压(例如，Vcell_th 104 )略高的验证电压Vverf iy2 ( Vverf iy2 > Vverf iyl ) ο重复上述步骤以验证存储单元的全部阈值电压，以确定数据是否成功编程。
[0024]又例如，在单级存储单元中，为了将每个状态的阈值分布压缩得更窄些，因此需要进行两次验证，分别施加验证电压Vl和Vh(其中Vh>Vl)，以验证数据是否成功编程。
[0025]由于单级存储单元和多级存储单元在验证和编程的原理上并无实质性区别，本公开以下将以单级存储单元为例进行说明。在单级存储单元的验证中，如果验证电压Vl的验证失败，则说明数据编程完全失败，应当重新进行编程，通常将该编程称为强编程。如果验证电压Vl的验证通过而验证电压Vh的验证失败，则说明数据编程部分失败，需要将与数据对应的阈值电压进行调整，通常将该调制称为弱编程。如果编程成功，则无需对存储单元进行任何编程，通常将该过程称为编程抑制。通常，为了实施存储单元的强编程，在存储单元的位线上施加的电压为0V;为了实施弱编程，在存储单元的位线上施加的电压为略大于OV的电压;为了实施编程抑制，在存储单元的位线上施加的电压为电源电压Vdd，例如，5V。因此，需要提供一种控制电路，其能够根据验证的结果向位线施加相应的电压以进行强编程、弱编程和编程抑制的一种。
[0026]本公开提供的控制电路可以根据验证的不同结果，对存储单元进行相应的操作。
[0027]以下结合图2描述本公开实施例提供的控制电路的电路结构。
[0028]图2示出了由本公开实施例提供的一种控制电路200的示意图。如图2所示，控制电路200包括电源接口；第一节点BL;第二节点SEN;第三节点LAT;第四节点LATD;钳位单元202;充电单元204;隔断单元206;连接单元208;上拉单元210。该电源接口配置为提供电源电压。该电源电压例如可以包括多种电压，诸如IV、1.5V、2V、5V等。本领域技术人员应当知道，本公开中的电源的数量不限于一个，而可以是多个。
[0029]控制电路200用于与存储单元串的耦接的端点被称为第一节点BL。第一节点BL耦接到钳位单元202的一端。
[0030]钳位单元202的另一端耦接到充电单元204，钳位单元202可以配置为根据施加至其控制端BLC的钳位电压Vblclamp而导通或截止。例如，该钳位单元202可以根据钳位电压Vblclamp将控制电路200的其余部分与第一节点BL之间导通或断开。在图2的实施例中，该钳位单元202包括晶体管T8。该晶体管T8可以配置为根据钳位电压VBLaAMP而导通或截止。该晶体管T8例如可以是匪OS晶体管，配置为根据钳位电压Vblclamp，将与存储单兀串连接的第一节点BL的电压Vbl设置为VBLCLAMP-Vth^* ,Vblclamp是施加到晶体管T8的栅极的钳位电压，Vth是晶体管T8的阈值电压。根据Vgs彡Vth，当晶体管T8导通的时候，Vblclamp-Vbl彡Vth，因此，Vbl彡VBLCLAMP-Vth。也就是说，当晶体管T8导通的时候，第一节点BL的电压被钳位在VBLaAMP-Vth。因此，当Vblclamp = Vdd+Vth时，第一节点BL的电压可以被钳位在Vdd，此时对存储单元进行编程抑制。而当Vblclamp = VsiP+Vth(VsiP可以是略大于O的电压，例如0.1?0.2V)时，第一节点BL的电压可以被钳位Vslp，此时对存储单元进行弱编程。而当第一节点BL的电压为OV时，对存储单元进行强编程。即，通过控制第一节点BL的电压，可以控制存储单元的编程操作。
[0031]充电单元204—端耦接在钳位单元202的另一端和第二节点SEN之间。充电单元204的另一端可以耦接到电源。充电单元204可以配置为根据控制信号PGMO而导通或截止。在本实施例中，充电单元204例如可以是NMOS晶体管T29。响应于控制信号PGMO为高电平，NMOS晶体管T29导通，从而电源电压经由钳位单元202可以向第一节点BL充电，例如可以充电到第二电源电压Vdd。响应于PGMO为低电平，NMOS晶体管T29截止，从而可以结束充电过程。
[0032]晶体管Tl可以根据第二节点SEN的电压而导通或截止。例如，在图2的实施例中，晶体管TI为具有特定阈值电平Vt的PMOS晶体管。当第二节点SEN的电压小于电源电压Vdd与该特定阈值电平Vt的绝对值的差(S卩，小于Vdd-1 Vt I)时，晶体管Tl导通，锁存电路的输入端(即，第三节点LAT)被上拉到电源电压Vdd，从而锁存电路输出第二逻辑电平(例如，逻辑高电平“I”)。当第二节点SEN的电压大于或等于电源电压Vdd与该特定阈值电平Vt的绝对值的差(即，大于等于Vdd-1 Vt I)时，晶体管Tl截止，锁存电路保持原有的输出电平或者在晶体管T2受设置电平SET控制而导通时输出第一逻辑电平(例如，逻辑低电平“O”)。
[0033]隔断单元206可以耦接在第一节点BL和第二节点SEN之间。隔断单元206可以根据第三节点LAT的电压而导通或截止。隔断单元206例如可以响应于第三节点LAT的电压为第二逻辑电平(例如，逻辑电平“I”)时而截止，并且隔断单元206响应于第三节点LAT的电压为第一逻辑电平(例如，逻辑电平“O”)时而导通。在图2的实施例中，隔断单元206例如可以包括PMOS晶体管T6。该PMOS晶体管T6的源极与第二节点SEN耦接，其漏极与晶体管T8耦接，其栅极例如与第三节点LAT耦接，或者与一信号线连接，该信号线上施加的信号电压例如与第三节点LAT的电压相关。根据PMOS晶体管的电路特性，当第三节点LAT的电压为逻辑电平“I”时，PMOS晶体管截止，而当第三节点LAT的电压为逻辑电平“O”时，PMOS晶体管导通。隔断单元206例如还可以包括匪OS晶体管T7。该NMOS晶体管T7的漏极与第二节点SEN耦接，其源极与作为钳位电路的晶体管T8耦接，其栅极与第五节点INV耦接，或者与一控制线连接，该控制线可以被施加与第五节点INV的电压相同或相关的控制信号。该第五节点INV的电压可以由第三节点LAT的电压通过反相器转换而得到。因此，当第三节点LAT的电压为逻辑电平“I”时，第五节点INV的电压为逻辑电平“O”，当第三节点LAT的电压为逻辑电平“O”时，第五节点INV的电压为逻辑电平“I”。从而，当第三节点LAT的电压为逻辑电平“I”时，NMOS晶体管T7截止，而当第三节点LAT的电压为逻辑电平“O”时，NMOS晶体管T7导通。因此，当第三节点LAT为逻辑电平“I”时，隔断单元206可以使得控制电路200的信号传输被隔断，从而使得第一节点BL的电压保持。
[0034]与上述第三节点LAT和第五节点INV的关系类似，控制电路200还可以包括第六节点INVD，该第六节点INVD的电压可以由第四节点LATD的电压通过反相器转换而得到。
[0035]在存储单元的编程阶段，第三节点LAT的电压例如可以与验证电压为Vh的验证的结果有关。例如，在存储单元的验证阶段，响应于验证电压为Vh的验证失败，第三节点LAT的电压为逻辑电平“I”。响应于验证电压为Vh的验证成功，第三节点LAT的电压为逻辑电平“O”。而在存储单元的编程阶段，通过将第三节点LAT的电压进行反相操作，从而使得在存储单元的编程阶段中第三节点LAT的电压响应于验证电压为Vh的验证失败为逻辑电平“O”，而响应于验证电压为Vh的验证成功为逻辑电平“I”。也就是说，在编程阶段中，响应于验证电压为Vh的验证成功，第三节点LAT的电压可以为逻辑电平“I”。
[0036]第四节点LATD的电压例如可以与验证电压为Vl的验证的结果有关。例如，响应于验证电压为Vl的验证失败，第四节点LATD的电压为逻辑电平“I”。响应于验证电压为Vl的验证成功，第四节点LATD的电压为逻辑电平“O”。以下将进一步详细描述第三节点LAT和第四节点LATD与验证结果的关系。
[0037]本领域技术人员应当理解，第三节点LAT的电压以及第四节点LATD的电压的设置并不局限于以上示例。例如，针对第三节点LAT的电压，可以在编程阶段不进行反相操作，而直接保留在验证阶段的电压。
[0038]连接单元208可以配置为响应于第四节点LATD的电压为逻辑电平“I”而将第二节点SEN的电压设置为逻辑电平“O”。例如，如图2所示，连接单元208包括耦接在第二节点SEN和第三节点LAT之间的NMOS晶体管T32，该匪OS晶体管T32配置为响应于第四节点LATD的电压为逻辑电平“O”而截止，且响应于第四节点LATD的电压为逻辑电平“I”而导通。因此，当第四节点LATD的电压为逻辑电平“I”且第三节点LAT的电压为逻辑电平“O”时，第三节点LAT与第二节点SEN连接，从而将第二节点SEN的电压也下拉到逻辑电平“O”。为了实现上述效果，还可以采用其他电路连接方式，例如还可以将第二节点SEN经由匪OS晶体管T32连接到地。连接单元208除了匪OS晶体管T32之外还可以包括其他晶体管，以便于控制第二节点SEN和第三节点LAT之间的信号传输。但是，在本实施例的示例中，即使连接单元208包括其他晶体管，该其他晶体管也应当处于导通状态，以使得连接单元208的导通或截止仅受控于第四节点LATD的电压。
[0039]上拉单元210可以配置为响应于所述第四节点LATD的电压为逻辑电平“O”而将第二节点SEN的电压设置为所述电源电压。上拉单元210可以包括耦接在第二节点SEN和第四节点LATD之间的PMOS晶体管T28，PM0S晶体管T28可以配置为响应于第四节点LATD的电压为逻辑电平“O”而导通，且于所述第四节点LATD的电压为逻辑电平“I”而截止。因此，当第四节点LATD的电压为逻辑电平“O”时，电源经由PMOS晶体管T28与第二节点SEN连接，从而将第二节点SEN的电压也上拉到逻辑电平“I”。类似地，上拉单元210也可以包括其他晶体管用于进一步的信号控制，但是在本示例中应当处于导通状态，以使得上拉单元210的导通或截止仅受控于第四节点LATD的电压。
[0040]控制电路200还可以包括在第二节点SEN和钳位单元202之间设置的导通单元212。导通单元212具有与第二节点SEN耦接的输入端以及与钳位单元202耦接的输出端。在图2的实施例中，导通单元212被设置在第二节点SEN和隔断单元206之间。本领域技术人员应当知道，导通单元212的位置并不限于上述示例，而是只要能够实现电流根据控制的导通即可，例如也可以设置在充电单元204和隔断单元206之间。如图2所示，该导通单元212的一个示例可以包括匪OS晶体管T5。该匪OS晶体管T5的漏极和栅极短接并且与第二节点SEN耦接，匪OS晶体管T5的源极与隔断单元206耦接。导通单元212的另一个示例也可以是二极管(未示出)，其阳极与第二节点SEN親接，其阴极与隔断单元206耦接。本领域技术人员应当知道，导通单元212并不限于上述两种电路结构(S卩，短接的NMOS管或二极管)，任何可以使得电流单向导通的电路结构均可以采用。由于短接的NMOS管相比于相同规格的二极管来说，具有势皇相对较低的优点，因而在本申请的以下实施例中将采用短接的NMOS晶体管T5(S卩，如图2所示)进行说明。此外，导通单元212可以进一步包括与NMOS晶体管T7并联的晶体管T4，并且该晶体管T4具有与控制信号线PASS耦接的栅极。可以通过向控制信号线PASS施加导通信号以使得晶体管T4导通，或可以通过向控制信号线PASS施加截止信号以使得晶体管T4截止。在本实施例中，该晶体管T4是NMOS晶体管，但是也可以采用PMOS晶体管。因此，当晶体管T4导通时，信号可以从第一节点BL流向第二节点SEN，而当晶体管T4截止时，信号仅可以从第二节点SEN流向第一节点BL，从而实现了信号流动方向的控制。
[0041]本领域技术人员应当知道，上述晶体管的示例并非限制性的。例如，用于控制电路导通的NMOS晶体管同样可以用PMOS晶体管或其他控制元件来替代。并且钳位单元202、充电单元204、隔断单元206和导通单元212的位置关系并不限于图2所示的示例，而是可以实现相应功能的各种组合都可以。例如隔断单元206可以设置在充电单元204和钳位单元202之间，但是需要确保隔断单元206在充电单元204对钳位单元202进行充电的过程中处于导通状态。
[0042]以下结合图3描述本公开实施例提供的一种存储装置。
[0043]图3示出了由本公开实施例提供的一种存储装置300的示意图。
[0044]存储装置300包括如上所述的控制电路200以及存储阵列。该存储阵列302包括由多个存储单元构成的多个行和多个列(在图3中仅示意性地示出一列存储单元)。多个列中的一列的第一端与控制电路200的第一节点BL耦接，该列的第二端与源线SL耦接。多个行的每行中的存储单元的控制栅极耦接到相应字线。
[0045]控制电路200的一端与存储串的位线连接，第二节点SEN经由晶体管T3连接到电源。在验证阶段时，首先施加控制信号PRE到晶体管T3的栅极以将该晶体管T3打开，从而电源电压Vdd给第一节点BL与第二节点SEN充电，例如将第二节点SEN的电压充电到电源电压Vdd。在完成充电之后，将晶体管T3截止，并施加控制信号RST到晶体管T2以使得第三节点LAT接地，从而被复位到逻辑电平“O”。此时，第二节点SEN的电压取决于要验证的存储单元中所存的数据。如上所述，在向要验证的存储单元施加验证电压Vverify的情况下，当要验证的存储单元完成数据存储时，如果要验证的存储单元存数据“I”，那么在相应的阈值电压下将会导通，从而使得第二节点SEN向源线SL放电(discharge)，并且第二节点SEN的电压下降。为了促进第二节点SEN的电压下降，控制电路200还可以包括周期信号生成电路304，用于生成周期信号BOOST_SEN，并且经由电容Ce耦接到第二节点SEN。根据电容的性质，电容两端的电压差在短时间内可以保持稳定。因此，当电容的一端的电压出现跳变(例如，上升2V)时，电容的另一端的电压也会相应地跳变(即，上升2V)。例如，如果该周期信号BOOST_SEN为峰值分别+2V和-2V的方波，则第二节点SEN处的电压会相应地被周期性地抬高2V和降低2V。需要注意，该周期信号BOOST_SEN为峰值可根据电源电压Vdd以及晶体管Tl的阈值电压等因素而确定。
[0046]进一步，通过施加控制信号STB以使得连接在电源电压和晶体管Tl之间的晶体管TO导通，使得目前为逻辑低电平“O”的第三节点LAT的电压取决于晶体管Tl是否导通。如果要验证的存储单元在该特定阈值电压下导通(说明数据写入完成)，则第二节点SEN的电压下降，并且在周期信号B00ST_SEN的作用下使得晶体管Tl导通，从而第三节点LAT的电压被上拉到电源电压Vdd，即逻辑电平“I”。至此，完成了一次存储单元的验证。
[0047]在单级存储单元的示例中，需要进行验证电压Vverify分别为Vl和Vh的两次验证。因而，在验证阶段中，在完成第一次验证之后，还需要将第一次验证的结果(即，施加Vl的验证结果)存储到第四节点LATD，以便将第二次验证的结果(S卩，施加Vh的验证结果)存储到第三节点LAT。并且在完成第二次验证之后，根据第三节点LAT的电压以及第四节点LATD的电压进行编程操作(强编程、弱编程和编程抑制的一种)。
[0048]以下结合图4描述本公开实施例提供的图3所示存储装置300的编程操作方法。
[0049I在初始化阶段，使得充电单元204导通而导通单元212截止，向所述钳位单元202施加钳位电压VBLCLAMP = Vdd+Vth。根据上述钳位单元202的描述，此时第一节点BL的电压为Vdd。随后使得充电单元204截止而导通单元212导通，并且向钳位单元202施加VBLaAMP = VsiP+Vth，其中，￥^是略大于OV的电压，例如为0.1V。即，在完成初始化阶段时，第一节点BL的电压为Vdd，但是当钳位单元202导通时，受VBLaAMP = VsiP+Vth的影响，第一节点BL的电压会被充电到
Vslp O
[0050]在编程阶段，根据第三节点LAT的电压和第四节点LATD的电压的不同，分为三种编程情况，例如包括:
[0051 ] (I)响应于第三节点LAT的电压为逻辑低电平“O”且第四节点LATD的电压为逻辑高电平“I”，连接单元208导通且上拉单元210截止，且隔断单元206导通，从而第二节点SEN的电压下拉到逻辑低电平“O”。由于第二节点SEN的电压为逻辑低电平“O”且隔断单元206导通，第一节点BL的电压也被下拉到逻辑低电平“O”，从而存储单元可以进行强编程。
[0052](2)响应于第三节点LAT的电压为逻辑低电平“O”且第四节点LATD的电压为逻辑低电平“O”，连接单元208截止且上拉单元210导通，且隔断单元206导通，从而第二节点SEN的电压上拉到电源电压。由于第二节点SEN的电压为逻辑高电平“I”且隔断单元206导通，且钳位单元202被施加VBLaAMP = VsiP+Vth，因此第一节点BL重新充电，并且第一节点BL的电压由于钳位单元202的作用而被钳位在Vslp，从而存储单元可以进行弱编程。
[0053](3)响应于第三节点LAT的电压为逻辑高电平“I”，隔断单元206截止。由于在初始化阶段结束时，第一节点BL的电压被预充电到Vdd，而隔断单元206又被截止，因此第一节点BL的电压保持在Vdd。，从而存储单元被编程抑制。
[0054]本领域技术人员应当知道，上述逻辑电平的值可以根据控制电路中采用的晶体管或其他控制元件的特性(例如，存在分压电路等)而不同，并不限于上述示例。
[0055]如上所述，由于第三节点LAT的电压以及第四节点LATD的电压分别取决于验证电压Vh和验证电压Vl的验证结果，因此本公开实施例提供的控制电路可以根据验证电压Vh和验证电压Vl的验证结果进行相应的编程操作(S卩，强编程、弱编程和编程抑制的一种)。
[0056]本公开的实施例还提供了一种电子装置，包括本发明实施例提供的上述存储装置，该电子装置可以为:手机、平板电脑、笔记本电脑、数码相机、导航仪等任何具有存储功能的产品或部件。
[0057]本公开的实施例提供的控制电路在可以根据存储单元的验证结果进行相应的编程操作。
[0058]以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由权利要求确定。
【主权项】
1.一种控制电路，包括: 电源接口； 第一节点;第二节点;第三节点;第四节点； 钳位单元;充电单元;隔断单元;连接单元;上拉单元，其中， 所述电源接口配置为提供电源电压， 所述第一节点耦接到所述钳位单元的一端； 所述钳位单元的另一端耦接到所述充电单元，所述钳位单元配置为根据施加至其控制端的钳位电压而导通或截止； 所述充电单元一端耦接在所述钳位单元的另一端和所述第二节点之间，所述充电单元的另一端耦接到所述电源接口，所述充电单元配置为根据控制信号而导通或截止； 所述隔断单元耦接在所述第一节点和所述第二节点之间，所述隔断单元根据所述第三节点的电压而导通或截止； 所述连接单元配置为响应于所述第四节点的电压为第二电压而将所述第二节点的电压设置为第一电压； 所述上拉单元配置为响应于所述第四节点的电压为所述第一电压而将所述第二节点的电压设置为所述电源电压。2.如权利要求1所述的控制电路，其中，所述钳位单元包括钳位晶体管，配置为当所述钳位晶体管导通时，根据施加到所述钳位晶体管上的钳位信号而向所述第一节点施加钳位电压。3.如权利要求1所述的控制电路，其中，所述充电单元包括第一晶体管，具有向其施加所述控制信号的控制栅、耦接到所述电源接口的漏极、以及耦接在所述钳位单元和所述隔断单元之间的源极。4.如权利要求1所述的控制电路，其中，所述隔断单元进一步配置为响应于所述第三节点的电压为第一电压而导通，响应于所述第三节点的电压为第二电压而截止。5.如权利要求1所述的控制电路，还包括在所述第二节点和所述钳位单元之间设置的导通单元， 其中，所述导通单元配置为响应于钳位单元导通，信号从第一节点流向第二节点，而响应于第二晶体管截止，信号仅从第二节点流向第一节点。6.如权利要求1所述的控制电路，其中，所述连接单元包括耦接在所述第二节点和所述第三节点之间的第三晶体管，所述第三晶体管配置为响应于所述第四节点的电压为第一电压而截止，且响应于所述第四节点的电压为第二电压而导通。7.如权利要求1所述的控制电路，其中，所述上拉单元包括耦接在所述第二节点和所述第四节点之间的第四晶体管，所述第四晶体管配置为响应于所述第四节点的电压为第一电压而导通，且响应于所述第四节点的电压为第二电压而截止。8.如权利要求1-7的任一项所述的控制电路，进一步包括第一反相器，配置为在所述第一反相器的输出端输出与第三节点处的电压相反的反相电压。9.如权利要求1-7的任一项所述的控制电路，进一步包括第二反相器，配置为在所述第二反相器的输出端输出与第四节点处的电压相反的反相电压。10.如权利要求1-7的任一项所述的控制电路，其中，所述第一电压为地电压，所述第二电压为电源电压。
【文档编号】G11C16/10GK105913875SQ201610200572
【公开日】2016年8月31日
【申请日】2016年3月31日
【发明人】肖化鹏, 伍冬, 吴华强, 钱鹤, 曹堪宇, 朱明 , 朱一明
【申请人】清华大学, 北京兆易创新科技股份有限公司