半导体存储装置的制造方法
【专利摘要】本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的半导体存储装置具备第1导电型的第1阱(21)、设置在第1阱(21)的上方且包含第1存储元晶体管(MT)的存储元阵列(111)以及与第1存储元晶体管(MT)连接的第1配线。在擦除第1存储元晶体管的数据时，对第1配线施加正的第1电位，且在擦除数据时，第1阱(21)在电浮动状态下上升到正的第2电位。
【专利说明】半导体存储装置
[0001][相关申请]
[0002]本申请享有以日本专利申请2015-42540号(申请日:2015年3月4日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体存储装置。
【背景技术】
[0004]已知将存储元晶体管三维排列而成的NAND(NotAND，与非)型闪存。
【发明内容】
[0005]本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。
[0006]实施方式的半导体存储装置具备第I导电型的第I阱、设置在第I阱的上方且包含第I存储元晶体管的存储元阵列以及与第I存储元晶体管连接的第I配线。在擦除第I存储元晶体管的数据时，对第I配线施加正的第I电位，且在擦除数据时，第I阱在电浮动状态下上升到正的第2电位。
【附图说明】
[0007]图1是第I实施方式的半导体存储装置的框图。
[0008]图2是第I实施方式的半导体存储装置所具备的存储元阵列的电路图。
[0009]图3是第I实施方式的半导体存储装置所具备的存储元阵列及半导体衬底的剖视图。
[0010]图4是第I实施方式的半导体存储装置所具备的读出放大器单元的电路图。
[0011]图5是表示第I实施方式的半导体存储装置在擦除时的各配线的电位的时序图。
[0012]图6是表示第I实施方式的半导体存储装置在擦除时的电容耦合的存储元阵列及半导体衬底的剖视图。
[0013]图7是第2实施方式的半导体存储装置所具备的读出放大器单元的电路图。
[0014]图8是第2实施方式的半导体存储装置所具备的驱动器的框图。
[0015]图9是第2实施方式的半导体存储装置所具备的存储元阵列及半导体衬底的剖视图。
[0016]图10是表示第2实施方式的半导体存储装置在擦除时的各配线的电位的时序图。
[0017]图11是表示第2实施方式的半导体存储装置在擦除时的驱动器的连接的框图。
[0018]图12是表示第2实施方式的半导体存储装置在擦除时的电容耦合的存储元阵列及半导体衬底的剖视图。
[0019]图13是第3实施方式的半导体存储装置所具备的驱动器的框图。
[0020]图14是表示第3实施方式的半导体存储装置的源极线、读出放大器的电源线及驱动器的信号线的状态的表格。
[0021]图15是表示第3实施方式的半导体存储装置在擦除时的驱动器的连接的框图。
[0022]图16是表示第3实施方式的半导体存储装置的源极线、读出放大器的电源线及驱动器的信号线的状态的表格。
[0023]图17是第4实施方式的半导体存储装置所具备的存储元阵列及半导体衬底的剖视图。
[0024]图18是第5实施方式的半导体存储装置所具备的存储元阵列的电路图。
[0025]图19是第5实施方式的半导体存储装置所具备的存储元阵列的立体图。
[0026]图20是第5实施方式的半导体存储装置所具备的存储元阵列的俯视图。
[0027]图21是沿图20的21-21线的剖视图。
[0028]图22是沿图20的22-22线的剖视图。
[0029]图23是沿图20的23-23线的剖视图。
[0030]图24是表示第5实施方式的半导体存储装置在擦除时的各配线的电位的时序图。
[0031]图25是第I实施方式的变化例的半导体存储装置所具备的存储元阵列及半导体衬底的剖视图。
[0032]图26是表示第2实施方式的变化例的半导体存储装置在擦除时的各配线的电位的时序图。
【具体实施方式】
[0033]以下，参照附图对实施方式进行说明。在所述说明时，遍及所有图对共通的部分标注共通的参照符号。
[0034]1.第I实施方式
[0035]对第I实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，举出将存储元晶体管积层在半导体衬底上而成的三维积层型NAND型闪存为例进行说明。
[0036]1.1关于构成
[0037]1.1.1关于半导体存储装置的整体构成
[0038]首先，使用图1对半导体存储装置的整体构成进行说明。NAND型闪存100是由未图示的外部控制器控制，且从该控制器被供给电源电压VDD(例如3.3V)而动作。如图所示，NAND型闪存100大致具备芯部110及周边电路部120。
[0039]芯部110具备存储元阵列111、行解码器112及读出放大器113。
[0040]存储元阵列111具备多个非易失性存储元晶体管的集合即多个区块BLK(BLK0、BLKl、…)。区块BLK各自具备分别与字线及位线建立关联的存储元晶体管的集合即多个串单元SU( SUO、SUl、…)。串单元SU各自具备将存储元晶体管串联连接而成的多个NAND串116。当然，NAND串116的数量任意。关于存储元阵列111的详情将在下文叙述。
[0041]行解码器112例如在写入及读取数据时，对区块BLK的地址或页的地址进行解码，选择与成为对象的页对应的字线。然后，行解码器112对选择字线及非选择字线施加适当的电压。
[0042]读出放大器113在读取数据时，读出(sense)从存储元晶体管读取到位线的数据。而且，在写入数据时，将写入数据传送到存储元晶体管。
[0043]周边电路部120具备序列发生器121、电压产生电路122及驱动器123。
[0044]序列发生器121控制NAND型闪存100整体的动作。
[0045]电压产生电路122通过使电源电压VDD升压或降压而产生写入、读取及擦除数据所需的电压，且供给到驱动器123。
[0046]驱动器123将电压产生电路122所产生的电压供给到行解码器112、读出放大器113、未图示的源极线及阱等。
[0047]1.1.2关于存储元阵列的电路构成
[0048]其次，使用图2对存储元阵列111的电路构成进行说明。
[0049 ] 如图所示，区块BLK具有例如四个包含NAND串116的串单元SU。存在于同一区块BLK内的存储元晶体管MT的数据例如被一次擦除。此外，数据的擦除范围并不限定于一个区块BLK，也可一次擦除多个区块BLK，还可一次擦除一个区块BLK内的一部分区域。
[0050]而且，关于数据的擦除，记载在例如“非易失性半导体存储装置”这一2010年I月27日提出申请的美国专利申请12/694,690号中。而且，记载在“非易失性半导体存储装置”这一2011年9月18日提出申请的美国专利申请13/235,389号中。这些专利申请的整体在本申请的说明书中以参照形式被引用。
[0051]相对于此，本实施方式的数据的读取及写入是对与任一区块BLK的任一串单元SU中的任一字线WL共通地连接的多个存储元晶体管MT—次进行。以下，将一次读取或写入的数据的单位称为“页”。
[0052]NAND串116各自包含存储元晶体管ΜΤ(ΜΤ0?MT7)、虚设的存储元晶体管MT_D、选择晶体管ST1、ST2以及背栅极晶体管BT，且它们串联连接。此外，各晶体管的个数任意，虚设的存储元晶体管MT_D&可取消。
[0053]同一串单元SU内的选择晶体管STl的栅极连接在同一选择栅极线SGD，且选择晶体管ST2的栅极连接在同一选择栅极线SGS。同一区块BLK内的存储元晶体管MT?MT7分别连接在同一字线WLO?WL7，背栅极晶体管BT的控制栅极连接在同一背栅极线BG。
[0054]在多个区块BLK间位于同一行的NAND串116的选择晶体管STl连接在同一位线BL(BL0?BL(N— I)的任一个，N为I以上的自然数)。或者，位于多个区块BLK间的NAND串116连接在同一源极线SL。
[0055]1.1.3关于存储元阵列及半导体衬底的截面构成
[0056]其次，使用图3对存储元阵列111及半导体衬底的截面构成详细地进行说明。
[0057]如图所示，在P型半导体衬底20的表面附近设置η型阱21，在η型阱21的表面区域配置着由未图示的元件分离区域分离后的元件区域23(Active Area(活性区):AA)。此外，在图3的例子中，在元件区域23上未形成晶体管。进而，元件区域23既可为η型阱，也可为P型讲。
[0058]而且，在η型阱21的表面区域设有η+扩散层25，且经由接触插塞26而与配线层28连接。配线层28是作为将从驱动器123供给的电压传送到η型阱21的阱配线CNWELL发挥功能。而且，在半导体衬底20，设有P+扩散层24，且经由接触插塞27而与配线层29连接。配线层29是作为将从驱动器123供给的电压传送到半导体衬底20的配线CSUB发挥功能。
[0059]在半导体衬底20上形成未图示的绝缘膜，且在该未图示的绝缘膜上方形成存储元阵列111。具体来说，将作为背栅极线BG发挥功能的配线层30、作为字线WL及虚设字线WL_D发挥功能的配线层32以及作为选择栅极线SGS发挥功能的配线层33或作为选择栅极线SGD发挥功能的配线层34朝与半导体衬底20的表面垂直的第I方向依次设置。而且，将成为NAND串116的电流路径的半导体层31a及31b设置成U字型，电流路径的两端分别连接在作为源极线SL发挥功能的配线层35及作为位线BL发挥功能的配线层36。而且，在配线层36的上方形成有配线层37及38。以下，本实施方式中，将第I方向上的存储元阵列111下方的区域称为“区域150”。而且，以配线层37作为将驱动器123与源极线SL连接的全域源极线GSL发挥功能，且配线层38作为对η型阱21或元件区域23传送电压或信号的传输线FT发挥功能的情况为例进行说明。由此，全域源极线GSL在未图示的区域连接在源极线SL，传输线FT在未图示的区域连接在阱配线CNWELL或元件区域23。
[0060]关于存储元阵列111的构成，记载在例如“三维积层非易失性半导体存储器”这一2009年3月19日提出申请的美国专利申请12/407,403号中。而且，记载在“三维积层非易失性半导体存储器”这一2009年3月18日提出申请的美国专利申请12/406,524号、“非易失性半导体存储装置及其制造方法”这一2010年3月25日提出申请的美国专利申请12/679,991号以及“半导体存储器及其制造方法”这一2009年3月23日提出申请的美国专利申请12/532，030号中。这些专利申请的整体在本申请的说明书中以参照形式被引用。
[0061]1.1.4关于读出放大器的构成
[0062]其次，使用图4对读出放大器113的构成进行说明。本实施方式中，以读出在位线BL中流动的电流的电流读出方式的读出放大器113为例进行说明。
[0063]本实施方式的读出放大器113针对每一位线具备图4所示的读出放大器单元130及连接(hookup)部140。而且，读出放大器单元130包含读出放大器部131及锁存电路132。
[0064]读出放大器部131在数据的读取动作时，读出被读取到位线BL的数据，并暂时保持在锁存电路132。而且，读出放大器部131在数据的写入动作时，将从外部赋予的写入数据暂时保持在锁存电路132，且将与写入数据相应的电压施加到位线BL。此外，锁存电路132例如在处理多值数据时等，也可设置多个而并不限定于一个。
[0065]连接部140设置在读出放大器单元130与位线BL之间。连接部140在写入及读取数据时，将位线BL与读出放大器单元130连接，在擦除时，将擦除所需的高电压从驱动器123传送到位线BL。
[0066]其次，对读出放大器单元130及连接部140的电路构成进行说明。
[0067]如图4所示，读出放大器部131具备低耐压η通道M0S(metal oxidesemiconductor，金属氧化物半导体)晶体管202?209、低耐压p通道MOS晶体管210?213及电容器元件214。
[0068]晶体管202是在栅极被输入信号BLC，源极或漏极中的任一个连接在节点BLI，另一个连接在节点COMl。晶体管202用来将对应的位线BL箝位到与信号BLC相应的电位。
[0069]晶体管203是在栅极被输入信号BLX，源极或漏极中的任一个连接在节点VHSA，另一个连接在节点COM2 ο节点VHSA连接在例如驱动器123，且传送例如电压VDDSA。
[0070]晶体管204在栅极连接有节点LAT，源极或漏极中的任一个连接在节点COM2，另一个连接在节点COMl ο晶体管210在栅极连接有节点INV，源极或漏极中的任一个连接在节点COM2，另一个连接在节点COMl。而且，晶体管204及210成为根据保持在锁存电路132中的数据而在接通/断开之间进行切换的第I开关。
[0071]晶体管205在栅极连接有节点INV，源极或漏极中的任一个连接在节点COMl，另一个连接在节点SRCGND ο节点SRCGND连接在例如驱动器123，且传送例如接地电位VSS。晶体管211在栅极连接有节点LAT，源极或漏极中的任一个连接在节点COMl，另一个连接在节点SRCGND。而且，晶体管205及211成为根据保持在锁存电路132中的数据而在接通/断开之间进行切换的第2开关。
[0072]晶体管206是在栅极被输入信号HLL，源极或漏极中的任一个连接在节点VHSA，另一个连接在节点SEN。晶体管207是在栅极被输入信号XXL，源极或漏极中的任一个连接在节点SEN，另一个连接在节点COM2。电容器元件214是一电极连接在节点SEN，且在另一电极被输入时钟信号CLK。晶体管208是在栅极被输入信号SET，源极或漏极中的任一个连接在节点COM2，另一个连接在总线LBUS。晶体管212是在栅极被输入信号STBn，源极或漏极中的任一个连接在节点VHSA，另一个连接在晶体管213的源极或漏极的其中一个。晶体管213在栅极连接有节点SEN，源极或漏极的其中另一个连接在节点INV ο晶体管209是在栅极被输入信号RST_N，源极或漏极中的任一个连接在节点INV，另一个连接在总线LBUS。
[0073]其次，对锁存电路132进行说明。锁存电路132具备低耐压η通道MOS晶体管215?217及低耐压P通道MOS晶体管218?220。
[0074]晶体管218是在栅极被输入信号RST_P，源极或漏极中的任一个连接在节点VHSA，另一个连接在晶体管219的源极或漏极的其中一个。晶体管219在栅极连接有节点LAT，源极或漏极的其中另一个连接在节点INV ο晶体管215在栅极连接有节点LAT，源极或漏极中的任一个连接在节点INV，另一个连接在晶体管216的源极或漏极的其中一个。晶体管216是在栅极被输入信号STBn，源极或漏极的其中另一个连接在节点VLSA。节点VLSA连接在例如驱动器123，且传送例如VSS ο晶体管220在栅极连接有节点INV，源极或漏极中的任一个连接在节点VHSA，另一个连接在节点LAT。晶体管217在栅极连接有节点INV，源极或漏极中的任一个连接在节点LAT，另一个连接在节点VLSA。
[0075]锁存电路132中，由晶体管215、219构成第I反相器，由晶体管217、220构成第2反相器。而且，将节点INV连接在第I反相器的输出及第2反相器的输入，将节点LAT连接在第I反相器的输入及第2反相器的输出。因此，锁存电路132在节点LAT保持数据，且在节点INV保持其反转数据。
[0076]其次，对连接部140进行说明。连接部140具备高耐压η通道MOS晶体管200及201。晶体管200及201是耐性比之前说明的晶体管202?213及215?220高的晶体管，且设计成能够施加高于这些晶体管的电压。具体来说，如果对高耐压晶体管与低耐压晶体管进行比较，那么例如高耐压晶体管的栅极氧化膜的膜厚较厚，晶体管尺寸较大。
[0077]晶体管200是在栅极被输入信号BLS，源极或漏极中的任一个连接在对应的位线BL，另一个经由节点BLI而连接在读出放大器部131。晶体管201是在栅极被输入信号BIAS，源极或漏极中的任一个连接在对应的位线BL，另一个连接在节点BLBIAS。节点BLBIAS连接在例如驱动器123，且例如在擦除数据时，传送施加到位线BL的高电压。由此，连接部140在将位线BL与读出放大器单元130连接时，使晶体管200为接通状态，且使晶体管201为断开状态。而且，连接部140在对位线BL施加高电压时，通过使晶体管200为断开状态且使晶体管201为接通状态，从而将位线BL与节点BLBIAS电连接，对位线BL传送高电压。
[0078]1.2关于数据的擦除动作
[0079]其次，对本实施方式的数据的擦除动作、尤其着眼于各配线的电压及因电容耦合产生的电压上升详细地进行说明。
[0080]1.2.1关于擦除时的电压
[0081]首先，使用图5对擦除数据时的各配线的电位关系进行说明。
[0082]如图所示，读出放大器113对位线BL施加电压VERA(例如24V)。更具体来说，在连接部140，将从驱动器123供给到节点BLBIAS的电压VERA经由晶体管201传送到位线BL。电压VERA是在擦除时用来使选择晶体管STl及ST2中产生GIDL(Gate Induced Drain leakage，栅极引发的漏极漏电流)的高电压。同样地，驱动器123对源极线SL施加VERA。而且，行解码器112对选择区块BLK的选择栅极线SGD及SGS施加电压VERA_GIDL(例如lSVhiSVERA,GIDL是用来产生GIDL的高电压，且存在VERA>VERA_GIDL的关系。
[0083]在这个状态下，行解码器112对选择区块BLK的背栅极线BG施加电压VBG(例如7V)。电压VBG是使背栅极晶体管BT为接通状态且能够传送由GIDL产生的空穴的电压，且是不将由GIDL产生的空穴注入到背栅极晶体管BT的电荷蓄积层中的电压。同样地，行解码器112对虚设字线WL_D施加VBG，使虚设的存储元晶体管MT_D为接通状态。而且，行解码器112对字线WLO?WL7施加电压VERA_WL(例如0.SVhVERA—WL设为充分低于VERA的电压，以便将由GIDL产生的空穴注入到存储元晶体管MT的电荷蓄积层。由此，对连接在字线WLO?WL7的存储元晶体管MTO?MT7的电荷蓄积层供给由GIDL产生的空穴，将数据擦除。
[0084]而且，在非选择区块BLK，行解码器112对背栅极线BG施加VERA(例如24V)，使背栅极晶体管BT为断开状态。这时，背栅极晶体管BT中未产生GIDL。而且，使字线(包含虚设字线)、选择栅极线SGD及SGS为浮动状态。于是，字线WL、选择栅极线SGD及SGS的电位通过位线BL、源极线SL及背栅极线BG的电容耦合而上升到例如VERA左右。
[0085]而且，驱动器123将电压产生电路122与连接在η型阱21及元件区域23的配线电阻断，使η型阱21、元件区域23及与它们连接的配线为电浮动状态。结果，η型阱21及元件区域23的电位通过与被施加有VERA的位线BL、源极线SL及非选择区块BLK的背栅极线BG的电容耦合而高于例如电源电压VDD，上升到VERA左右。此外，η型阱21及元件区域23的电位也可为电源电压VDD以下，只要通过电容耦合而上升即可。
[0086]1.2.2关于擦除时的电压的具体例
[0087]其次，使用图6，对擦除时的各配线的电压的具体例、尤其着眼于与η型阱21及元件区域23相关的电容耦合进行说明。
[0088]如图所示，在选择区块BLK，区域420表示使GIDL产生的选择晶体管STl及ST2。区域410表示虚设的存储元晶体管MT_D，区域400表示擦除对象的存储元晶体管MT。
[0089]在非选择区块BLK，区域430表示设为浮动状态的配线区域，将选择栅极线SGD、SGS、虚设字线WL_D及字线WL设为浮动状态。
[0090]在区域150，将η型阱21及元件区域23设为浮动状态，在半导体衬底20施加有VSS(例如0V)。
[0091]在存储元阵列111的上方，将与η型阱21或元件区域23连接的传输线FT设为浮动状
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[0092]在这个状态下，在区域150，η型阱21及元件区域23受到与背栅极线BG的电容耦合的影响。这时，非选择区块BLK的背栅极线BG的电压高于选择区块BLK的背栅极线BG的电压，因此较大程度地有助于因电容耦合产生的η型阱21及元件区域23的电位上升。而且，在存储元阵列111的上方，传输线FT受到与相邻的全域源极线GSL、位于下方的位线BL及源极线SL的电容耦合的影响。由此，η型阱21及元件区域23通过与背栅极线BG、全域源极线GSL、位线BL及源极线SL的电容耦合而电位上升。
[0093]1.3关于本实施方式的效果
[0094]如果是本实施方式的构成，便能够降低消耗电力。以下对本效果进行说明。
[0095]在数据的擦除动作中，例如对位线BL、源极线SL(及全域源极线GSL)以及非选择区块BLK的背栅极线BG施加VERA。这时，在存储元阵列111的上方，在位线BL及源极线SL、与传输线FT之间存在寄生电容。而且，在存储元阵列111的下方，在非选择区块BLK的背栅极线BG与元件区域23或η型阱21之间存在寄生电容。因此，为了对位线BL、源极线SL及非选择区块BLK的背栅极线BG施加VERA，必须充入这些寄生电容量的电荷，因此会使擦除动作中的消耗电流增加，从而导致半导体存储装置的消耗电力增加。
[0096]相对于此，本实施方式的构成中，将元件区域23、η型阱21及与它们连接的传输线FT设为浮动状态。而且，使元件区域23、η型阱21及传输线FT的电位通过与被施加有VERA的位线BL、源极线SL及非选择区块BLK的背栅极线BG的电容耦合而高于例如电源电压VDD，上升到VERA左右(此外，也可为VDD以下，只要上升到OV以上即可)。由此，能够减小位线BL、源极线SL及非选择区块BLK的背栅极线BG的电位与元件区域23、η型阱21及传输线FT的电位的电位差。由此，能够降低用来充入寄生电容量的电荷量。因此，能够降低擦除动作时的消耗电流，从而能够削减半导体存储装置的消耗电力。
[0097]而且，本实施方式中，使η型阱21的电位通过电容耦合而上升，且高于半导体衬底20的电位(例如VSS)。由此，成为在η型阱21与半导体衬底20之间施加有反向偏压的状态，因此能够抑制电荷从η型阱21向P型半导体衬底的移动。
[0098]此外，元件区域23也可形成在被设置在η型阱21的表面区域的P型阱内，这时，将元件区域23与P型阱及η型阱21设为浮动状态。
[0099]进而，本实施方式中将η型阱21设为浮动状态，但也可对η型阱21施加VERA。而且，当在η型阱21的表面区域设有P型阱时，也可对P型阱及η型阱21施加VERA。
[0100]进而，也可对元件区域23施加VERA。
[0101]进而，设置在区域150的η型阱21也可被分割成多个。
[0102]进而，元件区域23也可为虚设的元件区域23。
[0103]2.第2实施方式
[0104]其次，对第2实施方式的半导体存储装置进行说明。本实施方式是在第I实施方式中在存储元阵列111的下方配置有读出放大器113。以下，仅对与第I实施方式的不同点进行说明。
[0105]2.1关于读出放大器的构成
[0106]首先，使用图7对读出放大器113的构成进行说明。
[0107]如图所示，本实施方式的读出放大器单元130中，低耐压η通道MOS晶体管202?209及215?217与低耐压P通道MOS晶体管210?213及218?219形成在三阱区域300上。以下，本说明书中，将在表面区域的一部分包含P型阱(由P型半导体衬底20、η型阱21及P型阱形成三阱)的η型阱21的区域定义为“三阱区域”。
[0108]而且，在连接部140，取消在第I实施方式中所配置的高耐压η通道MOS晶体管200，将晶体管202的源极或漏极中的任一个不经由高耐压η通道MOS晶体管便连接在位线BL。
[0109]2.2关于驱动器的构成
[0110]其次，使用图8对驱动器123的构成进行说明。本实施方式中，驱动器123为了控制从电压产生电路122供给到源极线SL、读出放大器113及半导体衬底20的电压以及信号而具备高耐压η通道MOS晶体管。而且，本实施方式中，对周边电路部120设置在存储元阵列的周边的情况进行说明。
[0111]如图所示，驱动器123包含高耐压η通道MOS晶体管260?278。
[0112]晶体管260?262是源极或漏极的其中一个连接在源极线SL。而且，晶体管260是在栅极被输入信号SL_SWH，且在源极或漏极的其中另一个被施加VDDSA。晶体管261是在栅极被输入信号SL_SWL，且在源极或漏极的其中另一个被施加VSS。晶体管262是在栅极被输入信号VERA_SW，且在源极或漏极的其中另一个被施加VERA。也就是说，晶体管260?262共通地连接在源极线SL，如果将信号SL_SWH、SL_SWL或VERA_SW中的任一个设为“H”状态，那么便与之相应地将VDDSA、VSS、或VERA传送到源极线SL。
[0113]晶体管263是在栅极被输入信号VDDSA_SW，源极或漏极中的任一个连接在节点VHSA，且在另一个被施加VDDSA。晶体管264是在栅极被输入信号VSSSA_SW，源极或漏极中的任一个连接在节点VLSA，且在另一个被施加VSS。晶体管265是在栅极被输入信号BLBIAS_SW，源极或漏极中的任一个连接在节点BLBIAS，且在另一个被施加例如VERA。
[0114]晶体管266是源极或漏极中的任一个连接在连接部140的晶体管201的栅极，且用于控制要传送到晶体管201的信号BIAS。
[0115]晶体管267是源极或漏极中的任一个连接在各读出放大器单元130(图9的参照符号SAU)的节点SRCGND，且用于控制要传送到节点SRCGND的电压。
[0116]晶体管268?275是源极或漏极中的任一个分别连接在各读出放大器单元130。而且，晶体管 268 ?275 用于信号 BLC、BLX、HLL、XXL、SET、RST_N、RST_P、STBn 的控制。晶体管 276是源极或漏极中的任一个连接在各读出放大器单元130内的电容器元件214的电极，且用于时钟信号CLK的控制。
[0117]晶体管277是源极或漏极中的任一个连接在被设置在三阱区域300的η型阱。而且，晶体管278是源极或漏极中的任一个连接在被设置在三阱区域300的P型阱。而且，晶体管277及278用于三阱区域300的η型阱及P型阱的电压控制。
[0118]2.3关于存储元阵列及半导体衬底的截面构成
[0119]其次，使用图9对本实施方式的存储元阵列111及半导体衬底的截面构成进行说明。
[0120]如图所示，在区域150的半导体衬底20的表面区域设有三阱区域300，三阱区域300包含η型阱21及P型阱22。
[0121]在η型阱21上形成有低耐压P通道MOS晶体管52，在P型阱22上形成有低耐压η通道MOS晶体管51。这些晶体管51及52用于读出放大器单元130。晶体管51包含作为源极或漏极发挥功能的η+扩散层25及栅极电极40。晶体管52包含作为源极或漏极发挥功能的P+扩散层24及栅极电极40。而且，晶体管51及晶体管52的源极、漏极以及栅极电极40是经由接触插塞42而分别连接在配线层43。而且，在P型阱22形成有P+扩散层24，且经由接触插塞41而连接在配线层43。而且，配线层43经由接触插塞44而连接在配线层45。以下，本实施方式中，将配线层43称为“MO配线”，将配线层45称为“Ml配线”。肌配线是位于比MO配线更靠半导体衬底上方的配线。MO配线及Ml配线用于将形成在区域150的晶体管连接。例如用于读出放大器单元130内的晶体管间的连接、或对读出放大器单元130供给电压及收发信号等，例如利用未图示的接触插塞而连接在传输线FT。此外，本实施方式中，设为MO配线与Ml配线的双层构造，但也可仅为MO配线，还可为三层以上的配线构造。进而，也可在区域150中的除三阱区域300以外的区域形成高耐压晶体管。
[0122]而且，在存储元阵列111的周边的区域151，例如在未形成阱的区域形成有η通道MOS晶体管53。
[0123]此外，也可在区域150及区域151设置用于高耐压晶体管的三阱区域，且在内部配置高耐压晶体管。这时，形成有低耐压晶体管的三阱区域设为分离的不同的阱区域。
[0124]进而，也可在区域151设置三阱区域，且在内部配置低耐压晶体管。
[0125]2.4关于数据的擦除动作
[0126]其次，使用图10?图12对本实施方式的数据的擦除动作、尤其着眼于各配线的电压及因电容耦合产生的电压上升进行说明。以下，在对连接在读出放大器单元130的节点VHSA、节点VLSA及节点SRCGND不加区分的情况下，将它们简称为“电源线”。
[0127]首先，使用图10对各配线的电压进行说明。此外，时刻tl的存储元阵列111的选择区块BLK及非选择区块BLK的电位与第I实施方式的图5相同。以下，仅对与第I实施方式的不同点进行说明。
[0128]如图所示，在时刻t0，驱动器123将信号BIAS的电压设为VSS，将连接部140的晶体管201设为断开状态。而且，驱动器123对节点BLBIAS、节点VLSA及节点SRCGND施加VSSJtf点VHSA施加VDDSA。进而，驱动器123将时钟信号CLK的电压设为VSS。
[0129]在这个状态下，驱动器123将信号1?1'_?的电压从VDDSA设为VSS，将读出放大器单元130的晶体管218设为接通状态。由此，将连结晶体管218与219的节点充电到VDDSA。然后，驱动器123再次将信号RST_P的电压设为VDDSA，使晶体管218为断开状态。然后，驱动器123将信号BLC、BLX、XXL、HLL、SET、RST_r^SSTBn的电位从VSS设为VDDSA。由此，将与各个信号对应的晶体管202、203、206?209、216设为接通状态，将节点SEN、节点COM2、节点INV及总线LBUS充电到VDDSA—Vt (Vt为η通道MOS晶体管的阈值)。另一方面，将节点LAT、节点SRCGND、节点COMl及位线BL的电位设为VSS。而且，被输入信号STBn的P通道MOS晶体管212从接通状态设为断开状态。这时，将连接晶体管212与213的节点充电到VDDSA。如此，在读出放大器部131与锁存电路132中，将η通道MOS晶体管204、215设为断开状态，且将其他η通道MOS晶体管202、203、205?209、216及217设为接通状态。而且，将P通道MOS晶体管211、219设为接通状态，且将其他P通道MOS晶体管210、212、213、218及220设为断开状态。
[0130]其次，进而使用图11及图12对时刻tl的配线的电压进行说明。
[0131]如图10所示，将与η型阱21、p型阱22及读出放大器单元130连接的各电源线(节点VHSA、节点 VLSA及节点 SRCGND)与各信号线(BLC、BLX、HLL、XLL、SET、RST_N、RST_P、STBn 及CLK)设为浮动状态。具体来说，如图11所示，序列发生器121使驱动器123中的晶体管263、264、267?278为断开状态。
[0132]而且，序列发生器121使晶体管260、261为断开状态，且使晶体管262为接通状态，对源极线SL施加VERA。而且，序列发生器121通过使晶体管265及266为接通状态而对节点BLBIAS施加VERA，使信号BIAS的电压例如为VERA+Vt。结果，连接部140从节点BLBIAS向位线BL 传送 VERA。
[0133]在这个状态下，如图10所示，与η型阱21、p型阱22及读出放大器单元130连接的各电源线与各配线的电位通过电容耦合而高于电源电压VDD，例如上升到VERA左右。这时，读出放大器单元130内的各节点(节点SEN、节点COMl、节点COM2、LAT、INV等)的电位也同样地上升。
[0134]其次，使用图12对与读出放大器单元130相关的电容耦合具体地进行说明。将形成在三阱区域300上的晶体管、连接在η型阱21及P型阱22的传输线FT、M1配线及MO配线设为浮动状态。而且，对连接未图示的连接部140与位线BL的Ml配线及MO配线与作为节点BLBIAS发挥功能的传输线FT、M1配线及MO配线施加有VERA。而且，对作为信号BIAS的信号线发挥功能的传输线FT、M1配线及MO配线施加VERA+Vt。
[0135]在这个状态下，处于浮动状态的传输线FT受到与被施加有VERA的全域源极线GSL(即源极线SL)及位线BL之间电容耦合的影响。而且，浮动状态的Ml配线受到与背栅极线BG之间电容耦合的影响。进而，浮动状态的传输线FT、M1配线及MO配线受到与被施加有VERA或VERA+Vt的传输线FT、M1配线及MO配线之间电容耦合的影响。由此，传输线FT、M1配线及MO配线的电位通过电容耦合而上升，且连接在这些配线的读出放大器单元130内的各节点、η型阱21及P型阱22的电位也上升。
[0136]2.5关于本实施方式的效果
[0137]如果为本实施方式的构成，便能够取得与所述第I实施方式相同的效果。
[0138]而且，本实施方式的构成中，当在存储元阵列111的下方配置有电路时，也能够削减消耗电力。以下对本效果进行说明。
[0139]考虑在三维积层型NAND型闪存中，通过将大面积的读出放大器113配置在存储元阵列111的下方，以此来减小晶片面积从而降低制造成本的方法。当在存储元阵列111的下方配置有读出放大器113时，在数据的擦除动作中，施加VERA的源极线SL及位线BL在与传输线FT之间存在寄生电容。而且，施加VERA的非选择区块BLK的背栅极线BG在与Ml配线之间存在寄生电容。因此，与将读出放大器113配置在存储元阵列111的周边的情况相比较，存在消耗电流增加的倾向。
[0140]相对于此，本实施方式的构成中，在数据的擦除动作中，使连接在读出放大器单元130的电源线及信号线为浮动状态。而且，使传输线FT及Ml配线的电位通过与源极线SLJi线BL及非选择区块BLK的背栅极线BG之间的电容耦合而上升。由此，能够减小源极线SLJi线BL及非选择区块BLK的背栅极线BG、与传输线FT及Ml配线的电位差。由此，能够降低用来充入寄生电容量的电荷量。因此，能够降低擦除动作时的消耗电流，所以能够降低消耗电力。
[0141]而且，本实施方式的构成中，通过将构成读出放大器113的晶体管形成在三阱区域300上而能够由低耐压的晶体管构成。对本效果具体地进行说明。
[0142]在数据的擦除动作中，读出放大器单元130中，使与各晶体管的栅极、源极及漏极连接的配线的电位和形成有各晶体管的P型阱22及η型阱21的电位通过电容耦合而上升。由此，即使连接在晶体管的各配线的电位通过电容耦合而上升，但因衬底偏压的电位也同样地上升，所以仍能够防止在晶体管内部产生较高的电压差。由此，能够由低耐压晶体管构成读出放大器单元130。由此，能够使低耐压晶体管的面积小于高耐压晶体管，所以能够抑制读出放大器113的面积增加。因此，能够抑制晶片面积的增加。
[0143]而且，本实施方式的构成中，在数据的擦除动作中，使读出放大器单元130的电位通过电容耦合而上升到VERA左右。因此，在对位线BL施加VERA时，在读出放大器单元130的晶体管202的内部难以产生较高的电压差。由此，能够取消在连接部140将位线BL与读出放大器单元130连接的高耐压晶体管。因此，能够抑制晶片面积的增加。
[0144]此外，本实施方式中，将对读出放大器单元130传送电源的节点VHSA、节点VLSA、或节点SRCGND设为浮动，但也可施加VERA。进而，也可对连接在读出放大器单元130的各信号施加VERA。
[0145]进而，将P型阱22及η型阱21设为浮动，但也可对P型阱22及η型阱21施加VERA。
[0146]进而，存储元阵列111下方的区域150的三阱区域300也可被分割成多个。
[0147]进而，连接部140的晶体管201也可形成在与低耐压η通道MOS晶体管分离的不同的三阱内。
[0148]3.第3实施方式
[0149]其次，对第3实施方式的半导体存储装置进行说明。本实施方式是将第2实施方式中与读出放大器单元130连接的节点VHSA及节点VLSA连接在源极线SL。以下，仅对与第2实施方式的不同点进行说明。
[0150]3.1关于驱动器的构成
[0151]首先，使用图13对本实施方式的驱动器123的构成、尤其着眼于驱动器123与源极线SL及电源线的连接进行说明。本实施方式的构成中，存储元阵列111分为两个区ZO及Zl，分别包含至少一个以上的区块BLK。而且，区ZO及Zl连接在各不相同的源极线SL<0>&SL<1>。此外，区的数量并不限于两个，也可为三个以上。进而，例如也可连接在针对每一区块BLK或每一串单元SU不同的源极线SL。
[0152]如图所示，驱动器123包含五个高耐压η通道MOS晶体管262a、262b、263?265及形成在三阱区域301的四个低耐压η通道MOS晶体管280?283。
[0153]晶体管262a以及262b是在栅极被输入信号VERA_SW，源极或漏极中的任一个分别连接在源极线SL<0>&SL<1>，且在另一个被施加VERA。
[0154]晶体管263是源极或漏极中的任一个连接在晶体管280以及281的源极及漏极的其中一个。晶体管280是在栅极被输入信号SW_S0VH，源极或漏极的其中另一个连接在源极线SL<0>。晶体管281是在栅极信号被输入SW_S1VH，源极或漏极的其中另一个连接在源极线SL<1>。
[0155]晶体管264是源极或漏极中的任一个连接在晶体管282以及283的源极或漏极的其中一个。晶体管282是在栅极被输入信号SW_S0VL，且源极或漏极的其中另一个连接在源极线SL<0>。晶体管283是在栅极被输入信号SW_S1VL，且源极或漏极的其中另一个连接在源极线SL<1>。
[0156]其次，对区域150的源极线与电源线的连接进行说明。在三阱区域300，设有对源极线SL < O >与节点VHSA及节点VLSA的连接以及源极线SL < I >与节点VHSA及节点VLSA的连接进行控制的开关电路160，且包含低耐压η通道MOS晶体管284?287。晶体管284是在栅极被输入信号SW_SOVH，源极或漏极中的任一个连接在节点VHSA，另一个连接在源极线SL<0>。晶体管285是在栅极被输入信号SW_S1VH，源极或漏极中的任一个连接在节点VHSA，另一个连接在源极线SL< I >。晶体管286是在栅极被输入信号SW_SOVL，源极或漏极中的任一个连接在节点VLSA，另一个连接在源极线SL<0>。晶体管287是在栅极被输入信号SW_S1VL，源极或漏极中的任一个连接在节点VLSA，另一个连接在源极线SL< I >。
[0157]例如，如果序列发生器121将SW_S0VH与SW_S1VL设为“H”电平，那么将晶体管280、283、284及287设为接通状态，对源极线SL<0>与节点VHSA施加VDDSA，且对源极线SL< I >与节点VLSA施加VSS。而且，如果序列发生器121将SW_S1VH与SW_S0VL设为“H”电平，那么将晶体管281、282、285及286设为接通状态，对源极线31^<0>与节点￥1^4施加￥33，且对源极线SL<1>与节点VLSA施加VSS。
[0158]此外，本实施方式中，取消第I实施方式的图7中所说明的晶体管260及261。具体来说，节点VHSA及节点VLSA是从源极线SL传送电压，因此在驱动器123中，取消控制向节点VHSA及节点VLSA进行电压传送的高耐压晶体管。进而，本实施方式中，与第I实施方式同样地，节点BLBIAS连接在驱动器123的晶体管265，但节点BLBIAS也可连接在源极线SL<0>S31^<1>，这时，也可在开关电路160内设置对节点^^143与源极线31^<0>及31^<1>的连接进行控制的晶体管。
[0159]3.2关于读出放大器及源极线的电压
[0160]其次，使用图14?图16对在读取、写入及擦除数据时施加到读出放大器113及源极线SL的电压进行说明。本实施方式中，在包含选择区块BLK的区与不包含选择区块BLK的区，施加到源极线SL的电压不同。以下，在写入动作中，将向存储元晶体管MT的电荷蓄积层注入电荷而使阈值电压上升的动作称为“编程”，将判定阈值电压是否达到目标值的动作称为“验证”。
[0161]首先，使用图14对选择区块BLK包含在区ZO的情况进行说明。在数据的读取及验证的情况(图14的参照符号“Read/Verify”)下，在选择区块BLK，为了使根据存储元晶体管的状态而预充电到位线BL的电荷流动在源极线SL，对源极线SL施加VSS。因此，对连接在区ZO的源极线31^<0>施加￥33。另一方面，在非选择区块BLK并未从位线BL向源极线SL流动电流。由此，为了将选择晶体管ST2设为断开状态，更优选为对源极线SL施加VDDSA。因此，对连接在不包含选择区块此1(的区21的源极线31^<1>施加￥0034。而且，读出放大器113为了读出从存储元晶体管MT读取到位线BL的数据，对节点VHSA施加VDDSA，且对节点VLSA施加VSS。而且，在数据的读取及验证中，不存在施加VERA的配线。
[0162]因此，序列发生器121 将信号VDDSA_SW、VSSSA_SW、SW_S1VH及SW_S0VL设为 “H” 电平，且将信号VERA_SW、SW_S0VH及SW_SIVL设为“L”电平。由此，对源极线SL<O >及节点VLSA施加VSS，且对源极线SL<1>及节点VHSA施加VDDSA。而且，序列发生器121将信号BLBIAS_SW设为“L”电平。
[0163]其次，就对数据进行编程的情况(图14的参照符号“Program”)进行说明。在对数据进行编程的情况下，在选择区块BLK，从位线BL对编程对象的存储元晶体管MT供给电荷。这时，将选择晶体管ST2设为断开状态，且对源极线SL施加VDDSA。因此，对连接在区ZO的源极线31^<0>施加￥0034。另一方面，对连接在不包含选择区块BLK的区Zl的源极线31^<1>施加VSS。而且，读出放大器113为了将写入数据传送到存储元晶体管MT，而对节点VHSA施加VDDSA，且对节点VLSA施加VSS。而且，在数据的编程中，不存在施加VERA的配线。
[0164]因此，序列发生器121 将信号VDDSA_SW、VSSSA_SW、SW_SOVH及SW_S1VL设为 “H” 电平，且将信号VERA_SW、Sff_SIVH及SW_S0VL设为“L”电平。由此，对源极线SL<O >及节点VHSA施加VDDSA，且对源极线SL<1>及节点VLSA施加VSS。而且，序列发生器121将信号BLBIAS_SW也设为“L”电平。
[0165]其次，还进一步附加图15对擦除数据的情况(图14的参照符号“Erase”)进行说明。在擦除数据的情况下，对源极线SL<0>及SL<1>施加VERA。而且，将节点VHSA及节点VLSA设为浮动状态。
[0166]具体来说，如图15所示，序列发生器121将信号VERA_SW设为“H”电平，将晶体管262a及262b设为接通状态。而且，序列发生器121将信号VDDSA_SW及VSSSA_SW设为“L”电平，将晶体管263及264设为断开状态。而且，序列发生器121将传送信号SW_S0VH、SW_S1VH、SW_SOVL及SW_S1VL的配线设为浮动状态，将晶体管280?287设为断开状态。由此，对源极线SL< O > &SL< I >施加VERA，且将节点VHSA及节点VLSA设为浮动状态。
[0167]而且，像第2实施方式所说明的那样，传送信号SW_S0VH、SW_S1VH、SW_S0VL及SW_SlVL的配线、节点VHSA及节点VLSA通过与位线BL、源极线SL、非选择区块的背栅极线BG、节点BLBIAS及节点BIAS的电容耦合而使电位高于电源电压VDD，电位上升到例如VERA左右。而且，在三阱区域301中，将η型阱21、p型阱22、晶体管280及281与晶体管263之间的配线以及晶体管282及283与晶体管264之间的配线设为浮动状态。而且，这些阱及配线通过与被施加有VERA的配线、例如连接在晶体管262a、262b及265的配线的电容耦合而使电位上升到例如VERA左右。
[0168]其次，使用图16对成为数据的处理对象的选择区块BLK包含在区Zl的情况进行说明。如图所示，图16是将图14的源极线31^<0>与源极线31^<1>的电位互换的图。因此，数据的读取及写入中的信号SW_S0VH、Sff_SIVH、SW_S0VL及SW_SIVL的“H” / “L”电平反转。而且，擦除时的各信号(信号 VDDSA_SW、VSSSA_SW、VERA_SW、SW_S0VH、SW_S1VH、SW_S0VL&SW_S1VL)的状态在源极线51^<0>与源极线SL<1>相同。
[0169]3.3关于本实施方式的效果
[0170]如果为本实施方式的构成，便能够取得与所述第I及第2实施方式相同的效果。
[0171]而且，本实施方式的构成中，能够将源极线SL<0>SSL<1>的任一个连接在节点VHSA及节点VLSA，且传送源极线SL的电压。因此在驱动器123中，能够取消用来对节点VHSA及节点VLSA传送电压的高耐压晶体管。由此，能够削减高耐压晶体管数量。因此能够削减晶片面积。
[0172]进而，本实施方式中，在驱动器123设有三阱区域301，且在该三阱区域301上配置有控制与源极线SL< O >及SL< I >的连接的低耐压η通道MOS晶体管280?283。由此，例如在擦除数据时，即使对晶体管280?283的源极及漏极的其中一个施加VERA，仍能够通过使栅极、源极及漏极的其中另一个以及衬底偏压(η型阱21及P型阱22)的电位因电容耦合上升到VERA左右，以此来防止在晶体管内部产生较高的电压差。由此，能够由低耐压晶体管来构成晶体管280?283，所以能够抑制驱动器123的面积增加。因此，能够抑制晶片面积的增加。
[0173]此外，已对将三阱区域301的η型阱21及P型阱22设为浮动状态的情况进行了说明，但也可对三阱区域301的η型阱21及P型阱22施加VERA。
[0174]进而，三阱区域301也可被分割成多个。
[0175]进而，三阱区域301也可设置在区域150。
[0176]4.第4实施方式
[0177]其次，对第4实施方式的半导体存储装置进行说明。本实施方式是使第I至第3实施方式中的存储元阵列111的构成变化而成。在本实施方式中，对将不同的存储元阵列111应用于第I实施方式的情况进行说明。以下，仅对与第I实施方式的不同点进行说明。
[0178]4.1关于存储元阵列的构成
[0179]使用图17对本实施方式中的存储元阵列111的截面的构成进行说明。本实施方式的构成中，将构成NAND串116的选择晶体管ST2、存储元晶体管MT及选择晶体管STl朝第I方向积层。
[0180]如图所示，在半导体衬底20的上方，朝第I方向依次设有配线层30(背栅极线BG)、33(选择栅极线SGS)、32(字线WL)及34(选择栅极线SGD)。而且，在配线层30形成有半导体层31c。而且，在各配线间形成有未图示的绝缘膜。此外，选择栅极线SGS及SGD以及字线WL的配线数量能够根据选择晶体管STl、ST2及存储元晶体管MT的数量而任意变更。
[0181]半导体层31c作为将源极线SL与选择晶体管ST2连接的节点的一部分发挥功能。此夕卜，也可取消配线层30。
[0182]而且，以贯通配线层32?34而到达至半导体层31c的方式形成存储洞，在内部形成有作为NAND串116的电流路径发挥功能的半导体层31a。该半导体层3 Ia的一端与半导体层31c连接，另一端与位线BL连接，且形成NAND串116。而且，在未形成配线层32?34的区域形成有将配线层35(源极线SL)与半导体层31c连接的接触孔，且在内部形成有半导体层31d。
[0183]4.2本实施方式的效果
[0184]如果为本实施方式的构成，便能够取得与所述第I至第3实施方式相同的效果。
[0185]5.第5实施方式
[0186]其次，对第5实施方式的半导体存储装置进行说明。本实施方式是使第I至第4实施方式中的存储元阵列111的构成变化而成。本实施方式中，对将不同的存储元阵列111应用于第I实施方式的情况进行说明。以下，仅对与第I实施方式的不同点进行说明。
[0187]5.1关于存储元阵列的构成
[0188]首先，使用图18对本实施方式的存储元阵列111的构成进行说明。
[0189]如图所示，存储元阵列111在各区块BLK内具备多个存储器单元MU(MU1、MU2)。图18中仅图示有两个存储器单元MU，但也可为三个以上，其数量并无限定。
[0190]存储器单元MU各自具备例如四个串组GR(GRI?GR4)。当然，串组GR的数量并不限于四个，也可为三个以下，还可为五个以上。
[0191]串组GR各自具备例如三个NAND串SR (SR I?SR3)。当然，NAND串SR的数量并不限于三个，也可为四个以上。NAND串SR各自具备选择晶体管STI及ST2以及四个存储元晶体管MT(MTl?MT4)。存储元晶体管MT的数量并不限于四个，也可为五个以上，还可为三个以下。
[0192]在串组GR内，三个NAND串SRl?SR3依次积层在半导体衬底20上方，NAND串SRl形成在最下层，NAND串SR2形成在中间层，且NAND串SR3形成在最上层。而且，包含在同一串组GR中的选择晶体管STl及ST2的栅极分别连接在同一选择栅极线GSLl及GSL2，位于同一列的存储元晶体管MT的控制栅极连接在同一字线WL。进而，某串组GR内的三个选择晶体管STI的漏极经由列选择晶体管CSG而连接在互不相同的位线BL，选择晶体管ST2的源极连接在同一源极线SL。
[0193]具体来说，第奇数个串组GRl及GR3的选择晶体管STl的漏极分别连接在列选择晶体管CSGl及CSG3的源极，选择晶体管ST2的源极共通地连接在源极线SLl。另一方面，第偶数个串组GR2及GR4的选择晶体管STl的漏极分别连接在列选择晶体管CSG2及CSG4的源极，选择晶体管ST2的源极共通地连接在源极线SL2。
[0194]而且，串组GRI及GR3的选择晶体管STI的栅极以及串组GR2及GR4的选择晶体管ST2的栅极共通地连接在同一选择栅极线GSLl。而且，串组GRl及GR3的选择晶体管ST2的栅极以及串组GR2及GR4的选择晶体管STl的栅极共通地连接在同一选择栅极线GSL2。
[0195]而且，串组GRl及GR3中，存储元晶体管MT1、MT2、MT3及MT4的控制栅极分别连接在字线WL1、WL2、WL3及WL4。相对于此，串组GR2及GR4中，存储元晶体管MT4、MT3、MT2及MTl的控制栅极分别连接在字线WL1、WL2、WL3及WL4。
[0196]而且，包含在某存储器单元MU中的四个串组GRl?GR4的NAND串SRl?SR3连接在彼此相同的位线BL，不同的存储器单元MU连接在互不相同的位线BL。更具体来说，在存储器单元MUI中，串组GRI?GR4中的NAND串SR I?SR3的选择晶体管STI的漏极分别经由列选择晶体管CSG(CSG1?CSG4)而连接在位线BLl?BL3。列选择晶体管CSG具有例如与存储元晶体管MT或选择晶体管STl及ST2等相同的构成，在各存储器单元MU中，选择在位线BL选择的一个串组GR。因此，与各串组GR建立对应的列选择晶体管CSGI?CSG4的栅极分别由不同的控制信号线SSLl?SSL4控制。
[0197]将具有以上说明的构成的存储器单元MU在记载有图18的纸面上沿上下方向排列多个。这些多个存储器单元MU共有存储器单元MUl与字线WL以及选择栅极线GSLl及一方面，位线BL针对每个存储器单元独立，例如针对存储器单元MU2，将与存储器单元MUl不同的三条位线BL4?BL6与存储器单元MU2建立对应。也就是说，与各存储器单元MU建立对应的位线BL的条数对应于包含在一个串组GR中的NAND串SR的总数。因此，如果NAND串SR有四层，那么与一个存储器单元MU对应的位线数量也为四条，其他数量的情况下也相同。而且，控制信号线SSLl?SSL4在存储器单元MU间共通。
[0198]图19是存储元阵列111的立体图，图20是存储元阵列111的俯视图，图21是沿图20的21-21线的剖视图，图22是沿图20的22-22线的剖视图，图23是沿图20的23-23线的剖视图。图19、图21及图23图示有存储器单元MUl，图20及图22图示有存储器单元MUl及MU2。
[0199]如图所示，在区域150，与第I实施方式的图3同样地，在半导体衬底20的表面附近设有例如η型阱21，且在η型阱21的表面区域设有通过未图示的元件分离区域而分离的元件区域23。
[0200]在半导体衬底20上形成有绝缘膜61。在绝缘膜61的上方形成有存储元阵列111。具体来说，将在半导体衬底20表面朝水平的第2方向延伸的绝缘膜62(62-1?62-4)及半导体层63 (63-1?63-3)交替积层而成的积层体64朝第3方向配置成条纹状。该积层体64各自相当于图18中说明的串组GR。而且，最下层的半导体层63-1相当于NAND串SRl的电流路径(供形成通道的区域)，最上层的半导体层63-3相当于NAND串SR3的电流路径，位于其间的半导体层63-2相当于NAND串SR2的电流路径。
[0201]在积层体64的上表面及侧面，依次形成有隧道绝缘膜65、电荷蓄积层66、区块绝缘膜67及导电膜68(参照图21)。导电膜68作为字线WL或选择栅极线GSLl及GSL2发挥功能。字线WL以及选择栅极线GSLl及GSL2是在多个存储器单元MU间以跨及多个积层体64的方式形成。另一方面，控制信号线SSLl?SSL4针对各积层体64的每一个独立。
[0202]积层体64是其一端部被引出到存储元阵列111的端部，且在引出的区域与位线BL连接。也就是说，作为一例，着眼于存储器单元MUl，将第奇数个积层体64-1及64-3的一端部沿第2方向引出到某区域且共通地连接，且在该区域形成有接触插塞BCl?BC3。形成在该区域的接触插塞BCl将串组GRl及GR3的半导体层63-1与位线BLl连接，且与半导体层63-2及63-3绝缘。接触插塞BC2将串组GRl及GR3的半导体层63-2与位线BL2连接，且与半导体层63-1及63-3绝缘。接触插塞BC3将串组GRl及GR3的半导体层63-3与位线BL3连接，且与半导体层63-1及63-2绝缘。
[0203]另一方面，第偶数个积层体64-2及64-4的一端部被引出到在第2方向与积层体64-1及64-3的一端部对向的区域而共通地连接，且在该区域形成有接触插塞BCl?BC3。形成在该区域的接触插塞BCl将串组GR2及GR4的半导体层63-1与位线BLl连接，且与半导体层63-2及63-3绝缘。接触插塞BC2将串组GR2及GR4的半导体层63-2与位线BL2连接，且与半导体层
63-1及63-3绝缘。接触插塞BC3将串组GR2及GR4的半导体层63-3与位线BL3连接，且与半导体层63-1及63-2绝缘。
[0204]如上所述，第奇数个积层体64-1及64-3(即串组GRl及GR3)与第偶数个积层体64-2及64-4(即串组GR2及GR4)是以NAND串SR的排列相互相反的方式配置。例如在图20中，第奇数个积层体64-1及64-3连接在附图左侧的位线BL，控制信号线SSLl及SSL3配置在附图左侦U。因此，选择晶体管STl位于附图左侧，选择晶体管ST2位于附图右侧。而且，存储元晶体管MTl?MT4从附图左侧起按照MTl?MT4的顺序依次配置。相对于此，第偶数个积层体64-2及
64-4连接在附图右侧的位线BL，控制信号线SSL2及SSL4配置在附图右侧。因此，选择晶体管STl位于附图右侧，选择晶体管ST2位于附图左侧。而且，存储元晶体管MTl?MT4从附图右侧起按照MT I?MT4的顺序依次配置。
[0205]当然，所述说明是存储器单元MUl时的说明，例如在存储器单元MU2时，形成接触插塞BC4?BC6，且这些接触插塞将半导体层63-1?63-3分别连接在位线BL4?BL6(参照图22)。
[Ο2。6] 而且，在积层体64的另一端上形成接触插塞SC。接触插塞SC将半导体层63-1?63-3连接在源极线SL。
[0207]5.2关于擦除时的电压
[0208]其次，使用图24对擦除数据时的各配线的电位关系进行说明。如图所示，在选择区块BLK，施加到位线BL、源极线SL(SL1及SL2)及字线WL的电压与图5相同。而且，本实施方式中，在选择晶体管ST1、ST2及列选择晶体管CSG中产生GIDL。由此，行解码器112对选择栅极线GSLl、GSL2及控制信号线SSL施加VERA—GIDL(例如18V)。
[0209]在非选择区块BLK，将字线WL、选择栅极线GSLl、GSL2及控制信号线SSL设为浮动状态，通过与源极线SLl、SL2及位线BL的电容耦合而使电位上升到例如VERA左右。
[0210]在区域150，将η型阱21及元件区域23设为浮动状态。而且，在本实施方式中，通过与位线BL、源极线SL及和它们连接的半导体层63-1的电容耦合而使η型阱21及元件区域23的电位上升到例如VERA左右。
[0211]5.3本实施方式的效果
[0212]如果为本实施方式的构成，便能够取得与所述第I至第4实施方式相同的效果。
[0213]6.变化例等
[0214]所述实施方式的半导体存储装置具备第I导电型的第I阱21(图3的21)、设置在第I阱21的上方且包含第I存储元晶体管MT(图3的MT)的存储元阵列111(图3的111)及与第I存储元晶体管MT连接的第I配线(图3的例如36)。在擦除数据时，对第I配线施加正的第I电压(图5的施加到BL的VERA)，第I阱21的电位上升到正的第2电压(图5的阵列下半导体衬底的n-well电位)。
[0215]通过应用所述实施方式，能够提供一种能降低消耗电力的半导体存储装置。
[0216]此外，实施方式并不限定于所述说明的方式，能够进行各种变化。
[0217]例如在所述实施方式中，元件区域23也可形成在被设置在η型阱21的P型阱22。将这种例子在图25中示出。如图25所示，在区域150形成有三阱，且在其中设有元件区域23。
[0218]而且，例如在所述实施方式中，在擦除时，也可对三阱区域300施加VERA，而且，也可对节点VHSA、节点VLSA及节点SRCGND施加VERA。将这种例子在图26中示出。
[0219]如图26所示，在擦除时，在时刻tl?t2之间，驱动器123对三阱区域300的η型阱21及P型阱22施加VERA。
[0220]而且，对节点VERA、节点VLSA及节点SRCGND施加VERA。由此，读出放大器113内的低耐压晶体管是即使连接在各自栅极的信号线的电位通过电容耦合而上升到例如VERA，与晶体管的背栅极以及晶体管的源极及漏极连接的节点的电位也同样地上升到VERA，因此能够防止对晶体管施加高电压。
[0221]而且，在所述实施方式中，能够使用例如电压读出方式的读出放大器。
[0222]进而，所述实施方式中的“连接”也包含例如使晶体管或电阻等其他某物介存于其间而间接地连接的状态。
[0223]已对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出，并非意图限定发明的范围。这些实施方式能够以其他各种方式实施，且能够在不脱离发明主旨的范围进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，且同样地包含在权利要求书所记载的发明及其均等的范围内。
[0224]此外，在关于本发明的各实施方式中，也可如下所述。
[0225](I)在读取动作中，
[0226]作为读取动作的时间(tR)，也可设为例如25ys?38ys、38ys?70ys、70ys?80ys之间。
[0227](2)写入动作如上所述包含编程动作与验证动作。在写入动作中，
[0228]在编程动作时最初施加到所选择的字线的电压例如为13.7V?14.3V之间。并不限定于此，也可设为例如13.7V?14.0V、14.0V?14.6V的任一范围之间。
[0229]也可改变在对第奇数条字线进行写入时最初施加到所选择的字线的电压与在对第偶数个字线进行写入时最初施加到所选择的字线的电压。
[0230]将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为升压的电压，能够举出例如0.5V左右。
[0231]作为施加到非选择的字线的电压，也可设为例如6.0V?7.3V之间。并不限定于这种情况，例如也可设为7.3V?8.4V之间，还可设为6.0V以下。
[0232]根据非选择的字线是第奇数条字线还是第偶数条字线，也可改变施加的通路电压。
[0233]作为写入动作的时间(tProg)，也可设为例如1700ys?1800ys、1800ys?1900ys、1900ys ?2000ys 之间。
[0234](3)在擦除动作中，
[0235]最初施加到形成在半导体衬底上部、且将所述存储元配置在上方的阱的电压例如为12V?13.6V之间。并不限定于这种情况，也可为例如13.6V?14.8V、14.8V?19.0V、19.0V?19.8V及19.8V?21V之间。
[0236]作为擦除动作的时间(tErase)，也可设为例如3000ys?4000ys、4000ys?5000ys、4000ys ?9000ys 之间。
[0237](4)存储元的构造
[0238]具有在半导体衬底(硅衬底)上经由膜厚4?1nm的隧道绝缘膜而配置的电荷蓄积层。该电荷蓄积层能够设为膜厚2?3nm的SiN、或S1N等绝缘膜与膜厚3?8nm的多晶硅的积层构造。而且，也可在多晶硅中添加Ru等金属。在电荷蓄积层的上具有绝缘膜。该绝缘膜具有例如夹在膜厚3?1nm的下层High-k膜与膜厚3?1nm的上层High-k膜之间的膜厚4?1nm的氧化娃膜。High-k膜能够举出把0等。而且，氧化娃膜的膜厚可比沿811-1^膜的膜厚更厚。在绝缘膜上经由膜厚3?1nm的功函数调整用材料而形成有膜厚为30nm?70nm的控制电极。这里，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。对控制电极能够使用W等。
[0239]而且，在存储元间能够形成气隙。
[0240][符号的说明]
[0241]20 P型半导体衬底
[0242]21 η 型阱
[0243]22 P型阱
[0244]23元件区域
[0245]24 P+扩散层
[0246]25 η+扩散层
[0247]26、27、41、42、44 接触插塞
[0248]28、29、30、32、35?39、43、45 配线层
[0249]31、63半导体层
[0250]40栅极电极
[0251]51、53、200?209、215?217、260?278、262a、262b、280?287 η通道MOS晶体管
[0252]52、210?213、218?220 P通道MOS晶体管
[0253]61、62、65、67 绝缘膜
[0254]66电荷蓄积层
[0255]68导电膜
[0256]100 NAND型闪存
[0257]HO 芯部
[0258]111存储元阵列
[0259]112列解码器
[0260]113读出放大器
[0261]116NAND串
[0262]120周边电路部
[0263]121序列发生器
[0264]122电压产生电路
[0265]123驱动器
[0266]130读出放大器单元
[0267]131读出放大器部
[0268]132锁存电路
[0269]140连接部
[0270]160开关电路
[0271]214电容器元件
[0272]300、301 三阱区域
【主权项】
1.一种半导体存储装置，其特征在于具备: 第I导电型的第I阱； 存储元阵列，设置在所述第I阱的上方，且包含第I存储元晶体管；以及 第I配线，与所述第I存储元晶体管连接;且 在擦除所述第I存储元晶体管的数据时，对所述第I配线施加正的第I电位， 在擦除所述数据时，所述第I阱在电浮动状态下上升到正的第2电位。2.一种半导体存储装置，其特征在于具备: 第I导电型的第I阱； 存储器串，设置在所述第I阱上，且包含在第I方向延伸的第I及第2半导体层以及与所述第I半导体层的下端和所述第2半导体层的下端连接的第3半导体层；以及 第I配线，与所述存储器串连接;且所述半导体存储装置还具备第I电路，所述第I电路是: 在擦除数据时，对所述第I配线施加正的第I电位， 在擦除所述数据时，对所述第I阱施加正的第2电位，使所述第I阱的电位上升到所述第2电位。3.根据权利要求1或2所述的半导体存储装置，其特征在于:所述第2电位高于电源电压。4.根据权利要求1或2所述的半导体存储装置，其特征在于:所述第I导电型为η型。5.根据权利要求1或2所述的半导体存储装置，其特征在于:还具备与所述第I导电型不同的第2导电型的第2阱， 所述第I阱形成在所述第2阱的表面内， 所述第I导电型为P型，所述第2导电型为η型， 在擦除所述数据时，所述第2阱的电位上升到正的第3电位。6.根据权利要求1或2所述的半导体存储装置，其特征在于还具备: 第I晶体管，形成在所述第I阱上；以及 第2配线，位于所述第I阱与所述存储元阵列之间的区域，且与所述第I晶体管连接;且 在擦除所述数据时，所述第2配线的电位上升到正的第4电位。7.根据权利要求6所述的半导体存储装置，其特征在于:在擦除所述数据时，所述第2配线在电浮动状态下上升到所述第4电位。8.根据权利要求6所述的半导体存储装置，其特征在于:还具备第2电路，所述第2电路在擦除所述数据时，对所述第2配线施加第4电位，使所述第2配线的电位上升到所述第4电位。9.根据权利要求6所述的半导体存储装置，其特征在于:所述第4电位高于电源电压。10.根据权利要求6所述的半导体存储装置，其特征在于:所述第I晶体管为读出放大器的一部分。11.一种半导体存储装置，其特征在于具备: 第I导电型的第I阱； 第I区块，包含具有第I存储元晶体管的第INAND串； 第2区块，包含具有第2存储元晶体管的第2NAND串； 第I背栅极线，位于所述第I存储元晶体管的下方；以及 第2背栅极线，位于所述第2存储元晶体管的下方;且 所述第INAND串设置在所述第I阱上，且包含在第I方向延伸的第I及第2半导体层以及与所述第I半导体层的下端和所述第2半导体层的下端连接的第3半导体层， 所述第2NAND串设置在所述第I阱上， 在擦除所述第I区块的数据时，对所述第2背栅极线施加所述第I电位，所述第I阱在电浮动状态下上升到正的第2电位。12.一种半导体存储装置，其特征在于具备: 第I导电型的第I阱； 第I区块，包含具有第I存储元晶体管的第INAND串； 第2区块，包含具有第2存储元晶体管的第2NAND串； 第I背栅极线，位于所述第I存储元晶体管的下方；以及 第2背栅极线，位于所述第2存储元晶体管的下方;且 所述第INAND串设置在所述第I阱上，且包含在第I方向延伸的第I及第2半导体层以及与所述第I半导体层的下端和所述第2半导体层的下端连接的第3半导体层， 所述第2NAND串设置在所述第I阱上， 所述半导体存储装置还具备第I电路，所述第I电路在擦除所述第I区块的数据时，对所述第2背栅极线施加所述第I电位，对所述第I阱施加正的第2电位，使所述第I阱的电位上升到所述第2电位。13.根据权利要求11或12所述的半导体存储装置，其特征在于还具备: 第I源极线，与所述第I区块连接； 第2源极线，与所述第2区块连接； 第I开关电路，设置在所述第2配线与所述第I源极线之间；以及 第2开关电路，设置在所述第2配线与所述第2源极线之间。14.根据权利要求13所述的半导体存储装置，其特征在于:所述第I开关电路及所述第2开关电路设置在所述第I阱上。
【文档编号】G11C16/30GK105938726SQ201610080725
【公开日】2016年9月14日
【申请日】2016年2月5日
【发明人】前嶋洋
【申请人】株式会社东芝