一种存储单元及包括该存储单元的nor闪存存储器的制造方法
【技术领域】
[0001]本实用新型涉及集成电路领域，具体地，涉及一种存储单元及包括该存储单元的NOR闪存存储器。
【背景技术】
[0002]在现有的NOR(或非)闪存存储器中，其存储单元通常如图1所示，即该存储单元包括存储单元阵列20、N型MOS管M2和M3，其中N型MOS管M2和M3并联后与存储单元阵列20中的N型浮栅MOS管的源端连接。这种结构的缺点是:在NOR闪存存储器的编程(即写操作)和过擦除校正(Over Erase Correct1n，0EC)操作中，当NOR闪存存储器的电荷栗向存储单元阵列20的浮栅MOS管的漏端(即位线)DO?Dn-1输出电压(该电压值的大小与浮栅MOS管和MOS管M2、M3的特性有关，通常为4V)时，会在那些阈值电压比较低的浮栅MOS管上形成很大的电流，这时由于电荷栗电流负载的有限性，则有可能拉低该浮栅MOS管的漏端电压(即使得相应字线DO?Dn-1处的电压低于4V)，这降低了编程和过擦除校正的效率。进一步地，如果浮栅MOS管的漏端电压太低，则甚至有可能使得编程不成功。
【实用新型内容】
[0003]本实用新型的目的是提供一种存储单元及包括该存储单元的NOR闪存存储器，其能够避免存储单元阵列中信息存储管的漏端电压下降过多，从而提高了根据本实用新型的存储单元和包括该存储单元的NOR闪存存储器的编程效率，增加了编程的可靠性。
[0004]为了实现上述目的，本实用新型提供一种存储单元，其特征在于，该存储单元包括存储单元阵列、MOS管M2、MOS管M3、电阻器RO和开关电路，所述电阻器RO —端连接所述存储单元阵列的源端和所述MOS管M3的漏端、另一端连接所述MOS管M2的漏端，所述MOS管M2和所述MOS管M3的源端接地，所述开关电路连接在所述存储单元阵列的源端和字线之间。
[0005]优选地，所述存储单元阵列包括多个信息存储管且所述信息存储管为浮栅MOS管。
[0006]优选地，所述浮栅MOS管、所述MOS管M2和所述MOS管M3均为N型MOS管。
[0007]优选地，所述开关电路由N型或P型MOS管构成。
[0008]优选地，该存储单元还包括向所述存储单元阵列的字线和位线提供电压的电荷栗电路。
[0009]本实用新型还提供一种NOR闪存存储器，其特征在于，该NOR闪存存储器包括上述的存储单元。
[0010]通过上述技术方案，由于在存储单元阵列的源端与MOS管M2的漏端之间引入了电阻器R0，所以在进行编程和过擦除校正操作时能够避免存储单元阵列中出现过大的电流，进而能够避免存储单元阵列的位线电压下降过多，从而能够提高根据本实用新型的存储单元和包括该存储单元的NOR闪存存储器的编程效率，增加其编程的可靠性。
[0011]本实用新型的其它特征和优点将在随后的【具体实施方式】部分予以详细说明。
【附图说明】
[0012]附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中:
[0013]图1是一种现有存储单兀的电路图；
[0014]图2是根据本实用新型一种实施方式的存储单元的示例性电路图；
[0015]图3是根据本实用新型一种实施方式的存储单元的另一示例性电路图；以及
[0016]图4是根据本实用新型一种实施方式的的存储单元的又一示例性电路图。
【具体实施方式】
[0017]以下结合附图对本实用新型的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本实用新型，并不用于限制本实用新型。
[0018]如图2所示，根据本实用新型一种实施方式的存储单元包括存储单元阵列20、M0S管M2、MOS管M3、电阻器RO和开关电路10，所述电阻器RO —端连接所述存储单元阵列20的源端和所述MOS管M3的漏端、另一端连接所述MOS管M2的漏端，所述MOS管M2和所述MOS管M3的源端接地，所述开关电路10连接在所述存储单元阵列20的源端S和字线WLO?WLm-1之间。这里，m是正整数，优选是2的倍数。
[0019]优选地，开关电路10可以由N型或P型MOS管构成。当然，该开关电路10也可以采用本领域技术人员熟知的其他开关电路，该开关电路10的主要作用是在过擦除校正操作时使得存储单元阵列20的源端S的电压反馈到存储单元阵列20的字线WLO?WLm-1上，从而使得相应的字线WLO?WLm-1与存储单元阵列20的源端S的电压相等。
[0020]优选地，所述存储单元阵列20包括多个信息存储管且所述信息存储管为浮栅MOS管。优选地，浮栅MOS管、MOS管M2和MOS管M3均为N型MOS管。
[0021]图3示出了另一种示例性的存储单元电路图，在该存储单元电路图中，存储单元阵列20包括nXm个N型浮栅MOS管。当对图3所示的存储单元编程时，在存储单元阵列20的字线WLO?WLm-1上施加例如9V的电压，向存储单元阵列20的位线DO?Dn-1上施加例如4V的电压，向N型MOS管M2的栅极G2上施加使该N型MOS管M2导通的电压VCC，将N型MOS管M3的栅极G3接地，而且开关电路10在编程期间不导通，这样，存储单元阵列20中被编程的浮栅MOS管和N型MOS管M2均导通、N型MOS管M3截止，使得被编程的浮栅MOS管的浮栅上聚集电荷，从而实现对存储单元阵列20的编程(也即写操作)。由于在编程期间，电阻器RO形成了源极负反馈，所以能够避免存储单元阵列20中被编程的浮栅MOS管的漏端上的电压下降过多，从而能够提高根据本实用新型的存储单元的编程效率，增加其编程的可靠性。
[0022]在对图3所示的存储单元进行过擦除校正时，开关电路10导通，使得存储单元阵列20中正被过擦除校正的浮栅MOS管的栅极(也即相应的字线WLO?WLm-1)和源端S的电压相等，同时向该正被过擦除校正的浮栅MOS管的漏端(也即相应的位线DO?Dn-1)上施加例如4V的电压，向N型MOS管M2的栅极G2上施加使该N型MOS管M2导通的电压VCC,将N型MOS管M3的栅极G3接地，这样，由于电阻器RO的引入，能够避免存储单元阵列20中正被过擦除校正的浮栅MOS管的漏端电压下降过多，从而能够增加过擦除校正的可靠性。同时，由于正被过擦除校正的浮栅MOS管的栅极和源端因开关电路10的导通而具有相同的电压，所以也提高了过擦除校正的效率。
[0023]图4示出了根据本实用新型又一种实施方式的存储单元的示例性电路图。图4所示的存储单元与图2所示的存储单元的区别在于，图4所示的存储单元还包括向存储单元阵列20的字线WLO?WLm-1和位线DO?Dn-1提供电压的电荷栗电路11。该电荷栗电路11的结构可以采用本领域技术人员熟知的任何电荷栗电路结构。而且，由于根据本实用新型的存储单元的结构改进，也会进而降低对电荷栗电路11的负载能力的要求，并降低电荷栗电路11的电路面积。
[0024]本实用新型还提供一种NOR闪存存储器，该NOR闪存存储器包括上面描述的任意一种存储单元。
[0025]以上结合附图详细描述了本实用新型的优选实施方式，但是，本实用新型并不限于上述实施方式中的具体细节，在本实用新型的技术构思范围内，可以对本实用新型的技术方案进行多种简单变型，这些简单变型均属于本实用新型的保护范围。
[0026]此外，本实用新型的各种不同的实施方式之间也可以进行任意组合，只要其不违背本实用新型的思想，其同样应当视为本实用新型所公开的内容。
【主权项】
1.一种存储单元，其特征在于，该存储单元包括存储单元阵列、MOS管M2、M0S管M3、电阻器RO和开关电路，所述电阻器RO —端连接所述存储单元阵列的源端和所述MOS管M3的漏端、另一端连接所述MOS管M2的漏端，所述MOS管M2和所述MOS管M3的源端接地，所述开关电路连接在所述存储单元阵列的源端和字线之间。2.根据权利要求1所述的存储单元，其特征在于，所述存储单元阵列包括多个信息存储管且所述信息存储管为浮栅MOS管。3.根据权利要求2所述的存储单元，其特征在于，所述浮栅MOS管、所述MOS管M2和所述MOS管M3均为N型MOS管。4.根据权利要求1所述的存储单元，其特征在于，所述开关电路由N型或P型MOS管构成。5.根据权利要求1至4中任一所述的存储单元，其特征在于，该存储单元还包括向所述存储单元阵列的字线和位线提供电压的电荷栗电路。6.一种NOR闪存存储器，其特征在于，该NOR闪存存储器包括权利要求1至5中任一权利要求所述的存储单元。
【专利摘要】本实用新型涉及集成电路领域，公开了一种存储单元和包括该存储单元的NOR闪存存储器，该存储单元包括存储单元阵列、MOS管M2、MOS管M3、电阻器R0和开关电路，所述电阻器R0一端连接所述存储单元阵列的源端和所述MOS管M3的漏端、另一端连接所述MOS管M2的漏端，所述MOS管M2和所述MOS管M3的源端接地，所述开关电路连接在所述存储单元阵列的源端和字线之间。该存储单元和包括该存储单元的NOR闪存存储器能够避免存储单元阵列的位线电压下降过多，从而提高了其编程效率，增加了编程的可靠性。
【IPC分类】G11C16/10
【公开号】CN204904842
【申请号】CN201520429623
【发明人】陈继兴, 陶胜
【申请人】四川省豆萁科技股份有限公司
【公开日】2015年12月23日
【申请日】2015年6月19日