专利名称：半导体层的形成方法
技术领域：
本发明涉及半导体层的形成方法，特别涉及适用于在各种材料构成的衬底上等形成例如GaN(氮化镓)等薄膜、厚膜等膜的外延半导体层的半导体层形成方法。
近年来，人们的注意力投向GaN，这是一种作为在例如蓝光波长区至紫外波长区等短波长区发光器件材料的Ⅲ-Ⅴ族氮化物半导体，就这一点而言，除了已进行了由例如GaN系薄膜材料制备蓝光激光器的开发之外，已实现了由GaN系薄膜材料制备蓝光发光二极管(LED)。
关于这种GaN系薄膜，不仅已知GaN，还已知例如由InGaN等制备的发光器件材料。
为了提高发光效率或实现由GaN系薄膜材料制备蓝光激光器，认为重要的是很好地控制存在于GaN系薄膜中的例如错配位错、如由错配位错造成的螺形位错(threading dislocation)等位错、晶界等等结构缺陷。
同时，形成于已普遍用作衬底的蓝宝石(Al2O3)上的GaN薄膜的缺陷密度(每单位面积的结构缺陷数)有极高的值。
这种GaN系薄膜中的高缺陷密度主要是由于GaN系薄膜与衬底材料(Al2O3)的晶格错配及两者间的热膨胀系数差造成的。关于这一点，认为GaN系薄膜中高缺陷密度是实际情况下不可避免的问题，不存在适宜用作GaN衬底且与GaN系薄膜具有良好晶格匹配的衬底。
为了改善GaN薄膜中的高缺陷密度，如
图1所示，图1示意说明了一种薄膜结构，迄今已采用了这样一种方式，例如采用SiC衬底型的6H-SiC(0001)衬底。AlN薄膜形成于其上(厚度例如为10nm或更厚)，GaN系薄膜也形成于其上(厚度例如为1.5微米)。
即，由于AlN薄膜与SiC衬底晶格错配率为1％，并且一方面它表现出与GaN薄膜的晶格错配率为2.5％，所以这种AlN薄膜已用作SiC衬底和GaN系薄膜间的缓冲层。
在图1所示薄膜结构中，厚1.5微米的GaN形成于厚10nm或更厚的AlN薄膜上，尽管对于结构缺陷中的螺形位错来说，实现了109cm-2数量级的位错密度，但仍希望进一步显著降低位错密度。
鉴于这种需求，最近提出了例如图2(a)和2(b)所示的ELO工艺(外延横向过生长)。
在ELO工艺中，首先，在衬底200上通过缓冲层202进行GaN晶体生长，GaN晶体生长的结果是形成第一GaN层204，然后，利用预定掩模图形，在第一GaN层204上形成掩模206(见图2(a))。
然后，在其上已形成有掩模206的第一GaN层204上，进一步进行GaN晶体生长，形成第二GaN层208，从而预计能减小第二GaN层208中螺形位错的位错密度(见图2(b))。
根据上述ELO工艺，第一GaN层204中螺形位错密度为109-1010cm-2数量级，而由未被掩模206覆盖的第一GaN层204生长的GaN晶体，在掩模206上发生横向生长(由图2(b)中箭头所示方向)，所以第二GaN层208中螺形位错的位错密度下降到107cm-2数量级。
然而，在上述ELO工艺中，需要利用预定掩模图形在第一GaN层204上形成掩模206(见图2(a))。因此，存在着需要例如腐蚀等各种不同的工艺操作的问题，所以工时延长，其制造成本等提高，所以最终产品变贵。
另外，还存在着这样一个问题，按照ELO工艺，螺形位错出现在第二GaN层208中边界部分内，在此利用掩模206各自横向生长的GaN晶体彼此熔融(图2(b)中虚线所示部分)，所以在含有边界部分的第二GaN层208不用于例如蓝光LED等器件时，限制了可用于器件等的GaN系薄膜区。
考虑到上述现有技术问题，做出了本发明，本发明的目的是提供一种形成半导体层的方法，利用该方法，可以明显降低所得半导体层中的结构缺陷的缺陷密度特别是螺形位错的位错密度，所以在由各种材料构成的衬底上形成例如GaN(氮化镓)等薄膜、厚膜等半导体层时，可以缩短工时，降低制造成本，并且不需要任何复杂工艺。
为了实现上述目的，本发明中，用于形成半导体层的半导体层形成方法包括供应用于抑制半导体层中的结构缺陷的结构缺陷抑制材料。
因此，根据本发明，由于供应用于抑制半导体中结构缺陷的结构缺陷抑制材料，这种结构缺陷抑制材料在结构缺陷特别是螺形位错出现在其上将形成半导体层的材料层表面上的地方被吸收或采用，所以可以抑制半导体层中的结构缺陷特别是螺形位错，所以可以明显降低位错密度。
另外，在本发明中，一种用于形成半导体层的半导体层形成方法包括在将由之形成半导体层的材料层表面上，供应用于抑制半导体层中的结构缺陷的结构缺陷抑制材料。
因此，根据本发明，由于在将由之形成半导体层的材料层的表面上，供应用于抑制半导体中结构缺陷的结构缺陷抑制材料，这种结构缺陷抑制材料在结构缺陷特别是螺形位错出现在其上将形成半导体层的材料层表面上的地方被吸收或采用，所以可以抑制半导体层中的结构缺陷特别是螺形位错，所以可以明显降低位错密度。
另外，在本发明中，一种用于形成半导体层的半导体层形成方法包括在形成半导体层时，同时供应用于抑制半导体层中的结构缺陷的结构缺陷抑制材料及将由之形成半导体层的材料。
因此，根据本发明，由于与由之形成半导体层的材料同时供应用于抑制半导体中的结构缺陷的结构缺陷抑制材料，这种结构缺陷抑制材料在结构缺陷特别是螺形位错出现在其上将形成半导体层的材料层表面上的地方被吸收或采用，所以可以抑制半导体层中的结构缺陷特别是螺形位错，所以可以明显降低位错密度。
另外，在本发明中，一种用于形成半导体层的半导体层形成方法包括第一步，在衬底上形成缓冲层；第二步，在第一步形成的缓冲层表面上，供应预定量用于抑制将形成的半导体层中的结构缺陷的结构缺陷抑制材料；第三步，在缓冲层的表面上形成半导体层，其中所说结构缺陷抑制材料已于第二步供应到将形成的半导体层上；和第三步中的半导体层的膜厚为1nm或更厚。
因此，根据本发明，第一步，在衬底上形成缓冲层，第二步，在第一步形成的缓冲层表面上，供应预定量的结构缺陷抑制材料，用于抑制将形成的半导体层中的结构缺陷；第三步，在所说结构缺陷抑制材料已在第二步供应于其上的缓冲层的表面上，形成半导体层，膜厚为1nm或更厚，从而，通过已以预定量供应到缓冲层上的结构缺陷抑制材料，可以显著降低所形成的半导体层中的结构缺陷，特别是螺形位错密度，使膜厚为1nm或更厚，而在形成在衬底上的缓冲层中出现许多结构缺陷，特别是螺形位错。
上一段所述的半导体层形成方法可以设计为还可以包括以下步骤第四步，在第三步形成的半导体层表面上，供应预定量的结构缺陷抑制材料，用于抑制将形成的半导体层中的结构缺陷；第五步，在该半导体层表面上形成半导体层，其中在第四步结构缺陷抑制材料已供应到将要形成的该半导体层上；完成了第三步后，进行一次或多次第四步和第五步。
上述改进的结果是，在第四步，用于抑制将形成的半导体层中的结构缺陷的预定量结构缺陷抑制材料供应到在第三步形成的半导体层的表面上，在第五步，一个半导体层形成于在其上已供应了结构缺陷抑制材料的半导体层的表面上，完成了第三步后，进行一次或多次第四步和第五步，从而可以层叠多个半导体层。
另外，上一段所述的形成半导体层的方法可以设计为至少第二步和第四步之一中，采用激光束、电子束、原子团束(radical beam)、离子束或原子氢中的至少一种。
上述改进的结果是，促进了其上已被供应了结构缺陷抑制材料的表面中的表面扩散，因而结构缺陷抑制材料容易在结构缺陷特别是螺形位错出现的表面上的位置处被吸收或被采用，所以可以进一步促进原子级表面重组。
另外，上一段中所述的半导体层的形成方法可以设计为在至少第二步和第四步中的任一步，供应预定量多种类型的用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料。
上述改进的结果是，由于在上述第二步和第四步中任一步中供应预定量多种结构缺陷抑制材料，所以可以促进其上已被供应了结构缺陷抑制材料的表面中的表面扩散，因而结构缺陷抑制材料容易在结构缺陷特别是螺形位错出现的表面上的位置处被吸收或被采用，所以可以进一步促进原子级表面重组。
另外，一种用于形成半导体层的半导体层形成方法包括以下步骤第一步，在衬底上形成缓冲层；第二步，除了在供应用于形成将要形成的半导体层的材料之前，完成用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料的供应外，开始供应用于形成将形成的半导体层的材料，同时供应用于抑制将要形成于第一步中所形成的缓冲层表面上的半导体层中的结构缺陷的结构缺陷抑制材料；和第二步中的半导体层的膜厚为1nm或更厚。
因此，根据本发明，第一步，在衬底上形成缓冲层；第二步，除了在供应用于形成将要形成的半导体层的材料之前，完成用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料的供应外，开始供应用于形成将形成的半导体层的材料，同时供应用于抑制将要形成于第一步中所形成的缓冲层表面上的半导体层中的结构缺陷的结构缺陷抑制材料；和形成膜厚为1nm或更厚的半导体层，从而利用已以预定量供应到缓冲层上的结构缺陷抑制材料，可以明显降低所形成的半导体层中的结构缺陷特别是螺形位错密度，使膜厚为1nm或更厚，同时许多结构缺陷特别是螺形位错出现在形成于衬底上的缓冲层中。
上一段所述的半导体层形成方法可以设计为进一步包括以下步骤第三步，除了在供应用于形成将要形成的半导体层的材料之前，完成用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料的供应外，开始供应用于形成将形成的半导体层的材料，同时供应用于抑制将要形成于第二步中所形成的上述半导体层表面上的半导体层中的结构缺陷的结构缺陷抑制材料；和完成了第二步后，至少进行一次第三步。
上述改进的结果是，在第三步，除了在供应用于形成将要形成的半导体层的材料之前，完成用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料的供应外，开始供应用于形成将形成的半导体层的材料，同时供应用于抑制将要形成于第二步中所形成的上述半导体层表面上的半导体层中的结构缺陷的结构缺陷抑制材料；并且完成第二步后，至少进行一次第三步，从而可以层叠多个半导体层。
另外，上一段中所述的半导体层形成方法可以设计为在第二步和第三步中的至少任一步，采用激光束、电子束、原子团束、离子束或原子氢中的至少一种。
上述改进的结果是，促进了其上已被供应了结构缺陷抑制材料的表面中的表面扩散，因而结构缺陷抑制材料容易在结构缺陷特别是螺形位错出现的表面上的位置处被吸收或被采用，所以可以进一步促进原子级表面重组。
另外，上一段中所述的半导体层的形成方法可以设计为在至少第二步和第三步中的任一步，供应预定量多种类型的用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料。
上述改进的结果是，由于在上述第二步和第三步中任一步中供应预定量多种用于抑制半导体层中的结构缺陷的结构缺陷抑制材料，所以可以促进其上已被供应了结构缺陷抑制材料的表面中的表面扩散，因而结构缺陷抑制材料容易在结构缺陷特别是螺形位错出现的表面上的位置处被吸收或被采用，所以可以进一步促进原子级表面重组。
另外，上一段中所述半导体层形成方法中，上述衬底可以是碳化硅衬底(6H-SiC衬底，4H-SiC衬底)、碳化硅和硅的层叠衬底(SiC/Si衬底)、硅衬底(Si衬底)、蓝宝石衬底(Al2O3衬底)、氧化锌和蓝宝石的层叠衬底(ZnO/Al2O3衬底)、锗衬底(Ge衬底)、砷化镓衬底(GaAs衬底)、砷化铟衬底(InAs衬底)、磷化镓衬底(GaP衬底)、磷化铟衬底(InP衬底)、或尖晶石衬底(MgAl2O3,LiGaO2衬底)；上述结构缺陷抑制材料可以是Ⅰ-A族的H(氢)；Ⅱ-A族的Be(铍)或Mg(镁)；Ⅲ-B族的Al(铝)、Ga(镓)、或In(铟)；Ⅳ-B族的C(碳)、Si(硅)、Ge(锗)、或Sn(锡)；N(氮)、P(磷)、As(砷)或Sb(锑)；或元素周期表中Ⅴ-B族的O(氧)、S(硫)、Se(硒)、或Te(碲)；半导体层可以是Ⅳ族的半导体C(金刚石)、Si(硅)、Ge(锗)、SiC、SiGe或SiCGe层；Ⅲ-Ⅴ族的二元系半导体层BN、AlN、GaN、InN、BP、AlP、GaP、InP、BAs、AlAs、GaAs或InAs；Ⅲ-Ⅴ族的三元系混晶半导体BAlN、BGaN、BInN、AlGaN、AlInN、GaInN、BAlP、BGaP、BInP、AlGaP、AlInP、GaInP、BAlAs、BGaAs、BInas、AlGaAs、AlInas、GaInAs、BNP、BNAs、BPAs、AlNP、AlNAs、AlPAs、GaNP、GaNAs、GaPAs、InNP、InNAs或InPAs；Ⅲ-Ⅴ族的四元系混晶半导体BAlGaN、BAlInN、BGaInN、AlGaInN、BAlGaP、BAlInP、BGaInP、AlGaInP、BAlGaAs、BAlInas、BGaInas、AlGaInAs、BAlNP、BGaNP、BInNP、AlGaNP、AlInNP、GaInNP、BAlNAs、BGaNAs、BInNAs、AlGaNAs、AlInNAs、GaInNAs、BAlPAs、BGaPAs、BInPAs、AlGaPAs、AlInPAs、GaInPAs、BNPAs、AlNPAs、GaNPAs或InNPAs；或元素周期表中Ⅱ-Ⅵ族的半导体层ZnO、ZnS、ZnSe、ZnTe、CdO、CdS、CdSe、CdTe、ZnCdO、ZnCdS、ZnCdSe、ZnCdTe、ZnOS、ZnOSe、ZnOTe、ZnSSe、ZnSTe、ZnSeTe、CdOS、CdOSe、CdOTe、CdSSe、CdSTe、CdSeTe、ZnCdOS、ZnCdOSe、ZnCdOTe、ZnCdSSe、ZnCdSTe、ZnCdSeTe、ZnOSSe、ZnOSTe、ZnOSeTe、ZnSSeTe、CdOSSe、CdOSTe、CdOSeTe或CdSSeTe。
另外，根据本发明，通过缓冲层在衬底上形成半导体层的方法包括采用MOCVD(金属有机化学汽相淀积)、MBE(分子束外延)、CBE(化学束外延)、HAVPE(卤化物汽相外延)、GSMBE(气体源分子束外延)、MOMBE(金属有机MBE)、LPE(液相外延)、CVD(化学汽相淀积)、溅射或真空淀积工艺；第一步，在SiC衬底或Al2O3衬底的表面上，供应固态镓(Ga)、三甲基镓(TMG)或三乙基镓(TEG)、固态铝(Al)、三甲基铝(TMA)、三乙基铝(TEA)、三甲基胺矾(trimethylaminealum)(TMAAl)、二甲基乙基胺矾(DMEAAl)、或三异丁基铝(TIBAl)、和氮原子团、氨(NH3)、一甲基肼(MMHy)或二甲基肼(DMHy)，形成GaN层、AlN层或AlGaN层作缓冲尾；第二步，利用固态硅(Si)、硅烷(SH4)、乙硅烷(Si2H6)、甲基硅烷(CH3SiH3)、二甲基硅烷((CH3)2SiH2)、二乙基硅烷((C2H5)2SiH2)、三甲基硅烷((CH3)3SiH)、三乙基硅烷((C2H5)3SiH)、四甲基硅烷(TMSi)或四乙基硅烷(TESi)，供应作为用于作为半导体层的GaN层、AlN层或AlGaN层的结构缺陷抑制材料的Si，所说半导体层降以膜的形式，形成于已在第一步形成的作为缓冲层的GaN层、 AlN层或AlGaN层表面上；和第三步，在已在第二步被供应了Si的作为缓冲层的GaN层、AlN层或AlGaN层表面上，供应固态镓(Ga)、三甲基镓(TMG)、或三乙基镓(TEG)、固态铝(Al)、三甲基铝(TMA)、三乙基铝(TEA)、三甲基胺矾(TMAAl)、二甲基乙基胺矾(DMEAAl)或三异丁基铝(TIBAl)和氮原子团、氨(NH3)、一甲基肼(MMHy)或二甲基肼(DMHy)，以形成厚1nm或更厚的GaN层、AlN层或AlGaN层作为半导体层。
因此，根据本发明，在通过缓冲层在衬底上形成半导体层的方法中，采用MOCVD(金属有机化学汽相淀积)、MBE(分子束外延)、CBE(化学束外延)、HAVPE(卤化物汽相外延)、GSMBE(气体源分子束外延)、MOMBE(金属有机MBE)、LPE(液相外延)、CVD(化学汽相淀积)、溅射或真空淀积工艺；第一步，在SiC衬底或Al2O3衬底的表面上，供应固态镓(Ga)、三甲基镓(TMG)或三乙基镓(TEG)、固态铝(Al)、三甲基铝(TMA)、三乙基铝(TEA)、三甲基胺矾(TMAAl)、二甲基乙基胺矾(DMEAAl)、或三异丁基铝(TIBAl)、和氮原子团、氨(NH3)、一甲基肼(MMHy)或二甲基肼(DMHy)，形成GaN层、AlN层或AlGaN层作缓冲层；第二步，利用固态硅(Si)、硅烷(SiH4)、乙硅烷(Si2H6)、甲基硅烷(CH3SiH3)、二甲基硅烷((CH3)2SiH2)、二乙基硅烷((C2H5)2SiH2)、三甲基硅烷((CH3)3SiH)、三乙基硅烷((C2H6)3SiH)、四甲基硅烷(TMSi)或四乙基硅烷(TESi)，将用于作为半导体层的GaN层、AlN层或AlGaN层的结构缺陷抑制材料Si，所说半导体层将以膜的形式形成，供应在作为缓冲层的GaN层、AlN层或AlGaN层表面上；第三步，在已在第二步被供应了Si的作为上述缓冲层的GaN层、AlN层或AlGaN层表面上，供应固态镓(Ga)、三甲基镓(TMG)、或三乙基镓(TEG)、固态铝(Al)、三甲基铝(TMA)、三乙基铝(TEA)、三甲基胺矾(TMAAl)、二甲基乙基胺矾(DMEAAl)或三异丁基铝(TIBAl)和氮原子团、氨(NH3)、一甲基肼(MMHy)或二甲基肼(DMHy)，以形成厚1nm或更厚的GaN层、AlN层或AlGaN层作为半导体层。结果，Si在GaN层、AlN层或AlGaN层的表面上被吸收，因而GaN层、AlN层或AlGaN层表面被原子级重组，此后，形成另外的GaN层、AlN层或AlGaN层作为半导体层，于是可以明显降低作为半导体层的GaN层、AlN层或AlGaN层中的结构缺陷的缺陷密度，特别是螺形位错的位错密度。
此外，由于所供应的作为结构缺陷抑制材料的Si是用作用于GaN层、AlN层或AlGaN层的n型杂质材料的金属，所以，在形成作为n型半导体层的GaN层、AlN层或AlGaN层的情况下，它不会不利影响所得半导体层的质量，所以可以容易地供应这种Si。
另外，根据本发明，一种利用MOCVD(金属有机化学汽相淀积)设备在SiC衬底成Al2O3衬底上形成GaN层或AlGaN层的半导体层的形成方法包括以下步骤第一步，在SiC衬底或Al2O3衬底的表面上或者供应三甲基镓(TMG)或者供应三乙基镓(TEG)和氨(NH3)，形成GaN层作缓冲属，或在其上供应三甲基镓(TMG)或三乙基镓(TEG)和三甲基铝(TMA)或三乙基铝(TEA)和氨(NH3)，形成AlGaN层作缓冲层；第二步，利用硅烷(SiH4)、乙硅烷(Si2H6)或四乙基硅烷(TESi)，以一个单层或更少的形式，在第一步形成的作为缓冲层的GaN层或AlGaN层的表面上，供应作为GaN层或AlGaN层的n型杂质材料的Si；和第三步，在已在第二步被供应了硅烷(SiH4)、乙硅烷(Si2H6)或四乙基硅烷(TESi)的作为缓冲层的GaN层或AlGaN层的表面上，或者供应三甲基镓(TMG)或者供应三乙基镓(TEG)和氨(NH3)，形成厚1nm或更厚的GaN层，或供应三甲基镓(TMG)或三乙基镓(TEG)和三甲基铝(TMA)或三乙基铝(TEA)和氨(NH3)，形成厚1nm或更厚的AlGaN层。
因此，根据本发明，在半导体层的形成方法中，利用MOCVD(金属有机化学汽相淀积)设备在SiC衬底或Al2O3衬底上形成GaN层或AlGaN层，第一步，在SiC衬底或Al2O3衬底的表面上或者供应三甲基镓(TMG)或者供应三乙基镓(TEG)和氨(NH3)，形成GaN层作缓冲层，或在其上供应三甲基镓(TMG)或三乙基镓(TEG)和三甲基铝(TMA)或三乙基铝(TEA)和氨(NH3)，形成AlGaN层作缓冲层；第二步，利用硅烷(SiH4)、乙硅烷(Si2H6)或四乙基硅烷(TESi)，以一个单层或更少的形式，在作为缓冲层的GaN层或AlGaN层的表面上，供应作为GaN层或AlGaN层的n型杂质材料的Si；和第三步，在已被供应了硅烷(SiH4)、乙硅烷(Si2H6)或四乙基硅烷(TESi)的作为缓冲层的GaN层或AlGaN层的表面上，或者供应三甲基镓(TMG)或者供应三乙基镓(TEG)和氨(NH3)，形成厚1nm或更厚的GaN层，或供应三甲基镓(TMG)或三乙基镓(TEG)和三甲基铝(TMA)或三乙基铝(TEA)和氨(NH3)，形成厚1nm或更厚的AlGaN层。
因此，硅烷(SiH4)、乙硅烷(Si2H6)或四乙基硅烷(TESi)中的Si在GaN层或AlGaN层的表面上被吸收，因而GaN层或AlGaN层的表面被原子级重组，此后，形成另一层GaN层或AlGaN层作为半导体层，所以可以明显降低作为半导体层的GaN层中的结构缺陷的缺陷密度，特别是螺形位错的位错密度。
此外，由于所供应的作为结构缺陷抑制材料的Si是GaN层或AlGaN层的n型杂质材料的金属，所以，在形成作为半导体层的GaN层或AlGaN层的情况下，它不会不利影响所得半导体层的质量，所以可以容易地供应这种Si。
从以下更具体的介绍和仅作为例示而非对本发明的限制的各附图中，可以更充分地理解本发明，其中图1是示意性说明通过AlN薄膜在常规6H-SiC(0001)衬底上形成的GaN薄膜的薄膜结构的说明性视图。
图2(a)和2(b)是示意性说明根据ELO工艺通过缓冲层在衬底上形成GaN薄膜的状态的说明性视图，其中图2(a)是示意性说明利用预定掩模图形在第一GaN层上形成掩模的状态的说明性视图，图2(b)是示意性说明另外形成第二GaN层的说明性视图。
图3(a)、3(b)、3(c)和3(d)是示意性说明根据本发明的半导体层形成方法，在6H-SiC(0001)上形成GaN薄膜的时间顺序状态的说明性视图，其中图3(a)是示意性说明在6H-SiC(0001)衬底上形成AlN薄膜和在AlN薄膜上还形成CaN层的状态的说明性视图，图3(b)是示意性说明在GaN层的表面上供应四乙基硅烷(TESi)的状态的说明性视图，图3(c)是示意性说明所供应的TESi中的Si在GaN层的表面上被吸收的状态的说明性视图，和图3(d)是示意性说明根据本发明的半导体层形成方法，在6H-SiC(0001)衬底上形成的GaN薄膜的薄膜结构的说明性视图。
图4(a)、4(b)、4(c)和4(d)是说明在利用MOCVD系统形成图3(d)所示薄膜结构时处理条件的图表，其中图4(a)是说明在6H-SiC(0001)衬底上形成AlN薄膜时处理条件的图表，图4(b)是说明在AlN薄膜上形成GaN缓冲层时处理条件的图表，图4(c)是说明在GaN缓冲层上供应TESi时处理条件的图表，和图4(d)是说明供应三甲基镓(TMG)和氨(NH3)时处理条件的图表。
图5是说明根据本发明的半导体层形成方法的第一实施例，供应TESi和用于形成GaN薄膜作为半导体层的气体的时序的说明性图表。
图6是根据TEM具有图3(d)所示薄膜结构的电子显微照片的剖面图。
图7(a)是示意性说明根据本发明半导体层形成方法的第二实施例，形成GaN薄膜作为半导体层的状态的说明性视图，图7(b)是说明利用MOCVD工艺形成图7(a)所示薄膜结构时处理条件的图表。
图8(a-1)和8(a-2)是示意性说明根据本发明半导体层形成方法的第三实施例，形成GaN薄膜作为半导体层的时序状态的说明性图表，图8(b)是说明利用MOCVD工艺形成图8(a-1)和8(a-2)中所示薄膜结构时处理条件的图表。
图9(a-1)和9(a-2)是示意性说明根据本发明半导体层形成方法的第四实施例，形成GaN薄膜作为半导体层的时序状态的说明性图表，图9(b)是说明利用MOCVD工艺形成图9(a-1)和9(a-2)中所示薄膜结构时处理条件的图表。
图10(a)是说明根据本发明半导体层形成方法的第五实施例，供应TESi和用于形成GaN薄膜作为半导体层的气体的时序的说明性图表，图10(b)是示意性说明根据本发明半导体层形成方法的第五实施例，形成GaN薄膜作为半导体层的状态的说明性视图。
图11(a)是示意性说明根据本发明半导体层形成方法的第六实施例，形成GaN薄膜作为半导体层的状态的说明性视图，而图11(b-1)和11(b-2)是示意性说明根据本发明半导体层形成方法的第七实施例，形成GaN薄膜作为半导体层的时序状态的说明性图表，图11(c-1)和11(c-2)是示意性说明根据本发明半导体层形成方法的第八实施例，形成GaN薄膜作为半导体层的时序状态的说明性图表。
图12(a)、12(b)和12(c)分别是说明制备薄膜(a)、衬底(b)和可应用于体发明的半导体层形成方法的抑制结构缺陷的材料(c)的方法的图表，图12(d)是说明减少了其中会形成的结构缺陷的半导体层(d)的图表。
图13(a)、13(b)、13(c)和13(d)分别是说明利用GSMBE工艺形成GaN薄膜时处理条件的图表，其中图13(a)是表示在6H-SiC(0001)衬底上形成AlN薄膜时处理条件的图表，图13(b)是表示在AlN薄膜上形成GaN缓冲层时处理条件的图表，图13(c)是表示在GaN缓冲层上供应TESi时处理条件的图表，和图13(d)是表示供应三甲基镓(TMG)和氨(NH3)时处理条件的图表。
图14是说明可用于根据本发明的半导体层形成方法中、为形成半导体层供应的原材料及将要形成的半导体层(a)的图表，图14(b)是说明用于抑制结构缺陷的材料(b)的图表。
下面参照附图详细介绍根据本发明的半导体层形成方法的第一实施例。
图3示意性示出了根据本发明的半导体层形成方法的第一实施例，按时序在作为一种SiC(碳化硅)衬底的6H-SiC(0001)衬底上形成GaN薄膜作半导体层的状态，其中图3(a)所示状态可以连续变到图3(b)所示状态，图3(c)所示状态和图3(d)所示状态。
本实施例中，尽管采用卧式减压(76乇)金属有机化学汽相淀积(MOCVD)反应器形成图3(d)所示的薄膜结构，但不限于上述这种方式，当然可以如下所述采用除MOGVD工艺以外的例如溅射工艺等薄膜制备技术。
图4(a)-4(d)示出了利用MOCVD工艺形成图3(d)所示薄膜结构时的处理条件，图5是说明根据本发明的半导体层形成方法的第一实施例，供应TESi(以下所述)和用于形成作为半导体层的GaN薄膜的气体的时序的说明性图表。
另外，图6是利用透射电子显微镜(TEM)拍的电子显微照片，示出了根据图4(a),4(b),4(c)和4(d)所示处理条件形成的图3(d)所示薄膜结构的剖面图。
为了容易理解本发明，下面将介绍根据本发明的半导体层形成方法的第一实施例，形成图3(d)所示薄膜结构时处理的概况。首先，在作为衬底的6H-SiC(0001)衬底10上形成AlN(氮化铝)薄膜12作缓冲层(见图3(a))。
然后，在作为缓冲层的AlN薄膜12上形成GaN缓冲层14，并在GaN缓冲层14的表面14a上供应四乙基硅烷(TESi)作为n型杂质材料(见图3(b))。
然后，在已被供应了TESi的GaN缓冲层14上供应三甲基镓(TMG)和氨(NH3)，形成GaN层18作为半导体层。
结果，TESi用于抑制结构缺陷，特别是螺形位错的生长因而可以明显减少在供应了TESi后，通过供应三甲基镓(TMG)和氨(NH3)，作为GaN晶体生长的结果，作为半导体层形成的GaN层18的结构缺陷特别是位错的密度。
下面具体介绍根据本发明的半导体层形成方法的第一实施例形成图3(d)所示薄膜结构时的处理情况。
首先，根据图4(a)所示处理条件，在6H-SiC(0001)衬底10上形成作为缓冲层的AlN薄膜12，另外，根据图4(b)所示处理条件，在AlN薄膜12上，形成作为缓冲层的GaN缓冲层14(见图3(a))。
GaN缓冲层14是夹在形成于GaN缓冲层14下的AlN薄膜12和形成于GaN缓冲层14上的AlN薄膜12之间的缓冲属，由于相对于衬底材料(6H-SiC(0001))(见图5)的晶格错配，在GaN缓冲层14中观察到位错密度为约109-1010cm-2的螺形位错。
然后，在AlN薄膜12上形成了GaN缓冲层14(见图3(a))后，根据图4(c)所示处理条件，在时间T1(见图5)，在GaN缓冲层14的表面14a上，供应TESi(用作GaN的n型杂质材料的金属)(见图3(b))。
这种情况下，如上所述，螺形位错出现在GaN缓冲层14中，因此，在螺形位错出现在GaN缓冲层14的表面14a上的位置，原子间隙扩大。
由于如上所述在螺形位错出现在GaN缓冲层14的表面14a上的位置(下文称为“位错核心位置”)，原子间隙扩大幅度是据记载的位错核心结构的8倍，所以可以认为这种尺寸是所供应的TESi中的Si在此容易被吸收的尺寸(可以与之结合)。
当在这种情况下在GaN缓冲层14的表面14a上供应TESi时，所供应的TESi中的Si在GaN缓冲层14的表面14a的位错核心位置处被吸收(见图3(c))，因而GaN缓冲层14的表面14a发生原子级重组。
这种GaN缓冲层14的表面14a的原子级重组是由TESi中的Si引起的，当GaN缓冲层14的表面14a发生原子级重组时，抑制了形成于GaN缓冲层14的表面14a上的GaN层18中结构缺陷特别是螺形位错的出现，所以可以降低缺陷密度，特别是位错密度。
本说明书中，例如上述的TESi等材料称作“结构缺陷抑制材料”，该材料能使其上将被供应TESi的材料层的表面发生原子级重组，以抑制已被供应了TESi的材料层上将形成的另一材料层中的例如螺形位错等结构缺陷，从而降低这种位错密度等缺陷密度。
在从时间T1开始后一定时间周期t1(见图5)过去后，在时间T2(见图5)，完成向GaN缓冲层14的表面14a的TESi供应，同时，根据图4(d)所示处理条件，开始供应三乙基镓(TMG)和氨(NH3)，从而通过借助于在GaN缓冲层14上供应TESi处理过的界面(见图6)，形成GaN层18(见图3(c)和3(d))。
然后，在从T2开始后一定时间周期t2(见图5)后，在时间T3(见图5)，完成三甲基镓(TMG)和氨(NH3)的供应结果，在所形成的GaN层18(1nm膜厚)中观察到位错密度仅为106cm-2数量级的螺形位(见图6)。
即，大量螺形位错(109-1010cm-2数量级的位错密度)出现在作为缓冲层的GaN缓冲层14中，同时明显降低了通过借助于在GaN缓冲层14上供应TESi处理过的界面形成的GaN层18中的螺形位错密度(位错密度为106cm-2数量级)(见图6)。
如上所述，由于在根据本发明的半导体层形成方法的第一实施例中，供应作为结构缺陷抑制材料的TESi，所以通过TESi中的Si，作为缓冲层的GaN缓冲层14的表面14a发生原子级重组，所以可以明显降低作为半导体层的GaN层18中的结构缺陷的缺陷密度，特别是螺形位错的位错密度。
另外，根据本发明的半导体层形成方法的第一实施例，只要进行供应一定量的作为结构缺陷抑制材料的TESi的这种极简单处理，便足以抑制结构缺陷的发生，所以不需要采用例如在ELO工艺中形成掩模的腐蚀等各种复杂过程。因此，根据本发明的第一实施例，可以减少操作时间，并可以降低制造成本。
应注意，由于所供应的作为结构缺陷抑制材料的TESi是用作GaN的n型杂质材料的金属，所以在形成GaN层18作半导体层时，TESi不会成为使所得半导体层质量退化的材料。所以可以容易地供应TESi。
另外，根据本发明的半导体层形成方法的第一实施例，TESi中作为结构缺陷抑制材料的Si在GaN缓冲层14的表面14a上被吸收，从而使GaN缓冲层14的表面14a发生原子级重组，然后，形成GaN层18。因此，由于可以应用于器件等的GaN薄膜的领域不受限制，在GaN层18中，不存在容易出现ELO工艺中产生的螺形位的边界部分(图2(b)中虚线所示部分)等部分，所以可以得到容易工业利用的GaN薄膜。
下面分别参照图7(a)和7(b)介绍根据本发明的半导体层形成方法的第二实施例。
图7(a)示意示出了根据本发明的半导体层形成方法的第二实施例，形成GaN薄膜作为半导体层的状态，图7(b)示出了根据MOCVD工艺形成图7(a)所示薄膜结构时的处理条件。
比较根据本发明的半导体层形成方法的第二实施例与根据本发明的半导体层形成方法的第一实施例，在本发明半导体层形成方法的上述第一实施例中，仅形成一层半导体层(GaN层18)(见图3(d))，而在本发明半导体层形成方法的第二实施例中，可以通过层叠多层形成多个半导体层。
更具体说，在像本发明半导体层形成方法的第一实施例中一样形成的作为半导体层的GaN层18的表面上，再层叠一层作为半导体层的GaN层20。
因此，由于在作为衬底的6H-SiC(0001)衬底10上形成AlN(氮化铝)薄膜12作为缓冲层、然后在AlN薄膜12上形成GaN缓冲层14作为另一缓冲层(见图3(a))、然后在GaN缓冲层14的表面14a上供应TESi(见图3(b))、并形成另一GaN层18(见图3(c)和3(d))的过程中，处理条件等(见图4(a)-4(d))与在上述本发明半导体形成方法的第一实施例中操作方法的介绍中介绍的相同，所以可以援引相应的介绍，省略了对其的具体介绍。
即，明显降低了图4(a)-4(d)所示处理条下形成的GaN层18中的结构缺陷的缺陷密度，特别是螺形位错的位错密度。形成了GaN层18(图3(d)所示状态)后，根据图7(b-1)所示处理条件，在时间T1，向GaN层18的表面供应为GaN的n型杂质材料的金属的TESi(见图5)。
在从时间T1开始后一定时间周期t1后(见图5)，在时间T2(见图5)，完成在GaN缓冲层14的表面14a上的TESi供应，同时，根据图7(b-2)所示处理条件，开始供应三甲基镓(TMG)和氨(NH3)，从而通过借助于在GaN层18上供应TESi处理过的界面形成GaN层20(见图7(a))。
还是在如上所述形成的GaN层20(膜厚1nm)中，与GaN层18的情况一样，通过上述作为结构缺陷抑制材料的TESi的作用，也可以明显降低结构缺陷的缺陷密度，特别是螺形位错的位错密度。
即，根据本发明半导体层形成方法的第二实施例，在所形成的半导体层(GaN层18)表面上，重复结构缺陷抑制材料(TESi)的供应和三甲基镓(TMG)和氨(NH3)的供应，可以层叠作为半导体层的多个GaN层18和GaN层20。
下面参照图8(a)和8(b)介绍本发明半导体层形成方法的第三实施例。
图8(a-1)和8(a-2)示意性示出了根据本发明半导体层形成方法的第三实施例，按时间顺序形成作为半导体层的GaN薄膜的每种状态。第三实施例中图8(a-1)所示状态将变到图8(b-2)所示的状态。
应注意，图8(a-1)所示状态对应于图3(b)所示状态，图8(a-2)所示状态对应于图3(d)所示状态。
另外，根据MOCVD工艺形成图8(a-2)所示薄膜结构时的处理条件示于图8(b)。
比较根据本发明的半导体层形成方法的第三实施例与根据本发明的半导体层形成方法的第一实施例，在本发明半导体层形成方法的上述第一实施例中，仅在GaN缓冲层14的表面14a上供应TESi(见图3(b)和图4(c))，而在本发明半导体层形成方法的第三实施例中，在GaN缓冲层14的表面14a上供应TESi，还在其上施加光束。
更具体说，在与本发明半导体层形成方法的第一实施例情况相同形成的作为缓冲层的GaN缓冲层14的表面14a上供应TESi，还由汞灯在其上施加光束。
因此，由于在作为衬底的6H-SiC(0001)衬底10上形成AlN(氮化铝)薄膜12作缓冲层、及然后在AlN薄膜12上形成GaN缓冲层14作另一缓冲层(见图3(a))的过程中，处理条件等(见图4(a)和4(b))与本发明半导体层形成方法的上述第一实施例操作过程的介绍中所介绍的相同，所以可以援引相应的介绍，而省略具体介绍。
即，根据图8(b)所示的处理条件，在时间T1(见图5)，在根据图4(a)和4(b)所示处理条件形成的GaN缓冲层14(见图3(a))的表面上供应TESi(见图8(a-1))。
这种情况下，在供应TESi的同时，以0.1pJ/cm3的强度，从汞灯对GaN缓冲层14的表面14a连续输出光束，于是由于从汞灯施加光束，促进了GaN缓冲层14的表面14a上TESi中的Si的表面扩散。
为此，TESi中的Si在GaN缓冲层14的表面上14a上位错核心位置容易被吸收，所以进一步促进了GaN缓冲层14的表面14a的原子级重组。
在从时间T1(见图5)后一定时间周期t1(见图5)后的时间T2，完成在GaN缓冲层14的表面14a上TESi的供应，同时，根据图4(d)所示处理条件，开始供应三甲基镓(TMG)和氨(NH3)，从而通过借助于在从汞灯施加光束的条件下(见图8(a-2))在GaN缓冲层14上供应TESi处理过的界面(见图8(a-2))形成GaN层18。
在如上所述形成的GaN层18(膜厚1nm)中，由于为上述结构缺陷抑制材料的TESi的作用，明显降低了结构缺陷的缺陷密度，特别是螺形位错的位错密度。
即，根据本发明的半导体层形成方法的第三实施例，除了在供应作为结构缺陷抑制材料的TESi的基础上利用汞灯施加光束的结果之外，通过供应作为结构缺陷抑制材料的TESi，可以明显降低作为半导体层的GaN层18中的结构缺陷的缺陷密度，特别是螺形位错的位错密度，促进了GaN缓冲层14的表面14a上TESi中的Si的表面扩散，所以TESi中的Si在GaN缓冲层14的表面14a上的位错核心位置容易被吸收，因而进一步促进了GaN缓冲层14的表面14a的原子级重组。
下面参考图9(a)和9(b)介绍根据本发明的半导体层形成方法的第四实施例。
图9(a-1)和9(a-2)示意性示出了根据本发明的半导体层形成方法的第四实施例，按时间顺序形成作为半导体层的GaN薄膜的每种状态。第四实施例中，图9(a-1)所示状态将变到图9(a-2)所示状态。
应注意，图9(a-1)所示状态对应于图3(b)所示状态，图9(a-2)所示状态对应于图3(d)所示状态。
另外，根据MOCVD工艺形成图9(a-2)所示薄膜结构时的处理条件示于图9(b)。
比较根据本发明的半导体层形成方法的第四实施例与根据本发明的半导体层形成方法的第一实施例，在本发明半导体层形成方法的上述第一实施例中，仅在GaN缓冲层14的表面14a上供应TESi(见图3(b)和图4(c))，而在本发明半导体层形成方法的第四实施例中，可以在GaN缓冲层14的表面14a上同时供应TESi及其它类型的结构缺陷抑制材料。
更具体说，在与本发明半导体层形成方法的第一实施例情况类似形成的作为缓冲层的GaN缓冲层14的表面上供应TESi，还在其上供应TMIn。
因此，由于在作为衬底的6H-SiC(0001)衬底10上形成AlN(氮化铝)薄膜12作缓冲层、及然后在AlN薄膜12上形成GaN缓冲层14作另一缓冲层(见图3(a))的过程中，处理条件等(见图4(a)和4(b))与本发明半导体层形成方法的上述第一实施例操作过程的介绍中所介绍的相同，所以可以援引相应的介绍，而省略具体介绍。
即，根据图9(b)所示的处理条件，在时间T1(见图5)，在根据图4(a)和4(b)所示处理条件形成的GaN缓冲层14(见图3A(a))的表面上供应TESi(见图7(a-1))。
这种情况下，在GaN缓冲层14的表面14a上供应TESi的同时，供应TMIn，于是由于供应TMIn中的In，促进了GaN缓冲层14的表面14a上TESi中的Si的表面扩散。
为此，TESi中的Si在GaN缓冲层14的表面上14a上位错核心位置容易被吸收，所以进一步促进了GaN缓冲层14的表面14a的原子级重组。
在从时间T1(见图5)后一定时间周期t1(见图5)后的时间T2(见图5)，完成在GaN缓冲层14的表面14a上TESi的供应，同时，根据图4(d)所示处理条件，开始供应三甲基镓(TMG)和氨(NH3)，从而通过借助于在GaN缓冲层14上供应TESi及TMIn(见图7(a-2))处理过的界面(见图9(a-2))形成GaN层18。
在如上所述形成的GaN层18(膜厚1nm)中，由于为上述结构缺陷抑制材料的TESi的作用，明显降低了结构缺陷的缺陷密度，特别是螺形位错的位错密度。
即，根据本发明的半导体层形成方法的第四实施例，除了在供应作为结构缺陷抑制材料的TESi的基础上还供应TMIn的结果之外，通过供应作为结构缺陷抑制材料的TESi，可以明显降低作为半导体层的GaN层18中的结构缺陷的缺陷密度，特别是螺形位错的位错密度，促进了GaN缓冲层14的表面14a上TESi中的Si的表面扩散，所以TESi中的Si在GaN缓冲层14的表面14a上的位错核心位置容易被吸收，因而进一步促进了GaN缓冲层14的表面14a的原子级重组。
下面参考图10(a)和10(b)介绍根据本发明的半导体层形成方法的第五实施例。
图10(a)是说明根据本发明的半导体层形成方法的第五实施例，供应TESi及供应用于形成作为半导体层的GaN薄膜的气体的时序的说明性图表，图10(b)示意性示出了根据本发明的半导体层形成方法的第五实施例，形成GaN薄膜作为半导体层的状态。
比较本发明半导体层形成方法的第五实施例与本发明半导体层形成方法的第一实施例，在根据本发明半导体层形成方法的第一实施例中，以不同于供应用于形成GaN层18的三甲基镓(TMG)和氨(NH3)的时序供应TESi(见图5)，而在本发明半导体层形成方法的第五实施例中，以与供应用于形成GaN层18的三甲基镓(TMG)和氨(NH3)相同的时序供应TESi。
由于在作为衬底的6H-SiC(0001)衬底10上形成AlN(氮化铝)薄膜12作缓冲层、及然后在AlN薄膜12上形成GaN缓冲层14作另一缓冲层(见图3(a))的过程中，处理条件等(见图4(a)和4(b))与本发明半导体层形成方法的上述第一实施例操作过程的介绍中所介绍的相同，所以可以援引相应的介绍，而省略具体介绍。
更具体说，在本发明的半导体层形成方法的第一实施例中，如上所述，供应TESi起点(见图5中的时间T1)与供应用于形成GaN层18的三甲基镓(TMG)和氨(NH3)的时序不同，所以不存在以相同时序供应作为结构缺陷抑制材料的TESi和形成GaN层18的三甲基镓(TMG)和氨(NH3)的情况。
另一方面，在本发明的半导体层形成方法的第五实施例中，根据图4(c)所示处理条件，在时间T1，开始在GaN缓冲层14的表面14a上供应TESi(见图10(a))，同时根据图4(d)所示处理条件，开始供应用于形成GaN层18的三甲基镓(TMG)和氨(NH3)。
在时间T1(见图10(a))后一定时间周期t1(见图10(a))后的时间T2(见图10(a))，结束在GaN缓冲层14的表面14a上供应TESi。
一方面，在从时间T1(图10(a))后一定时间周期t2(图10(a))后的时间T4(图10(a))，结束用于形成GaN层18的三甲基镓(TMG)和氨(NH3)的供应。
这样，以相同的时序，在GaN缓冲层14的表面14a上供应TESi及用于形成CaN层18的三甲基镓(TMG)和氨(NH3)。
结果，在从时间T1延至时间T2的一定时间周期t1期间，供应TESi及用于形成GaN层18的三甲基镓(TMG)和氨(NH3)，于是形成含TESi的TESi供应层16。
另外，在从结束TESi的供应时的时间T2到时间T4间的时间周期内，供应用于形成GaN层的三甲基镓(TMG)和氨(NH3)，于是在TESi供应层16的表面上形成GaN层18(见图10(c))。
在如上所述形成的GaN层18(膜厚1nm)中，由于为上述结构缺陷抑制材料的TESi的作用，明显降低了结构缺陷的缺陷密度，特别是螺形位错的位错密度。
即，根据本发明的半导体层形成方法的第五实施例，通过同时供应作为结构缺陷抑制材料的TESi与用于形成作为半导体层的GaN层18的三甲基镓(TMG)和氨(NH3)，可以明显降低作为半导体层的GaN层18中的结构缺陷的缺陷密度，特别是螺形位错的位错密度。
下面参考图11(a)介绍根据本发明的半导体层形成方法的第六实施例。
图11(a)示意性示出了根据本发明的半导体层形成方法的第六实施例，形成GaN薄膜作为半导体层的状态。
比较本发明半导体层形成方法的第六实施例与本发明半导体层形成方法的第五实施例，在根据本发明半导体层形成方法的上述第五实施例中，TESi供应层16和GaN层18只形成单层，而在本发明半导体层形成方法的第六实施例中，通过分别层叠这样的多层，可以形成多层TESi供应层16和GaN层18。
由于在作为衬底的6H-SiC(0001)衬底10上形成AlN(氮化铝)薄膜12作缓冲层、然后在AlN薄膜12上形成GaN缓冲层14作另一缓冲层、然后在GaN缓冲层14的表面14a上形成TESi供应层16和GaN层18的过程中，处理条件等(见图4(a)-4(d))与本发明半导体层形成方法的上述第五实施例操作过程的介绍中所介绍的相同，所以可以援引相应的介绍，而省略具体介绍。
根据图7(b-1)所示的处理条件，在时间T1(见图10(a))，开始在GaN缓冲层18的表面上供应TESi，同时，根据图7(b-2)所示处理条件，开始供应用于形成GaN层18’的三甲基镓(TMG)和氨(NH3)。
在从时间T1(见图10(a))后的一定时间周期t1(见图10(a))的时间T2(见图10(a))，结束在GaN缓冲层14的表面14a上的TESi的供应。
一方面，在从时间T1(图10(a))后一定时间周期t2(图10(a))后的时间T4(图10(a))，结束用于形成GaN层18’的三甲基镓(TMG)和氨(NH3)的供应。
结果，在GaN层18的表面上形成TESi供应层16’，并在TESi供应层16’的表面上形成GaN层18’(见图11(a))。
在如上所述形成的GaN层18’(膜厚1nm)中，由于为上述结构缺陷抑制材料的TESi的作用，明显降低了结构缺陷的缺陷密度，特别是螺形位错的位错密度。
即，根据本发明的半导体层形成方法的第六实施例，在所形成的半导体层(GaN层18)的表面上，重复供应结构缺陷抑制材料(TESi)和三甲基镓(TMG)和氨(NH3)，可以层叠多层作为半导体层的GaN层18和GaN层18’。
下面参考图11(b)介绍根据本发明的半导体层形成方法的第七实施例。
图11(b-1)和11(b-2)示意性示出了根据本发明的半导体层形成方法的第七实施例，按时间顺序形成GaN薄膜作为半导体层的每种状态。在第七实施例中，图11(b-1)所示状态将变到图11(b-2)所示状态。
比较本发明半导体层形成方法的第七实施例与本发明半导体层形成方法的第五实施例，在根据本发明半导体层形成方法的上述第五实施例中，同时在GaN缓冲层14的表面14a上供应TESi及用于形成GaN层18的三甲基镓(TMG)和氨(NH3)，而在本发明半导体层形成方法的第七实施例中，除还在其上施加光束外，同时在GaN缓冲层14的表面14a上供应TESi及用于形成GaN层18的三甲基镓(TMG)和氨(NH3)。
更具体说，除由汞灯在其上施加光束外，在与本发明的半导体层形成方法的第一实施例相同形成的作为缓冲层的GaN缓冲层14的表面14a上供应TESi及用于形成GaN层18的三甲基镓(TMG)和氨(NH3)。
因此，由于在作为衬底的6H-SiC(0001)衬底10上形成AlN(氮化铝)薄膜12作缓冲层、然后在AlN薄膜12上形成GaN缓冲层14作另一缓冲层(见图3(a))的过程中，处理条件等(见图4(a)和4(b))与本发明半导体层形成方法的上述第一实施例操作过程的介绍中所介绍的相同，所以可以援引相应的介绍，而省略具体介绍。
即，在根据图8(b)所示处理条件，在时间T1(见图10(a))，开始在GaN缓冲层14的表面上供应TESi(见图3(a))，同时根据图4(d)所示处理条件，开始供应用于形成GaN层18的三甲基镓(TMG)和氨(NH3)。
这种情况下，在供应TESi及用于形成GaN层18的三甲基镓(TMG)和氨(NH3)的同时，以0.1pJ/cm2的强度，从汞灯对GaN缓冲层14的表面14a连续输出光束，于是由于从汞灯施加光束，促进了GaN缓冲层14的表面14a上TESi中的Si的表面扩散。
为此，TESi中的Si在GaN缓冲层14的表面上14a上位错核心位置容易被吸收，所以进一步促进了GaN缓冲层14的表面14a的原子级重组。
在从时间T1(见图10(a))后一定时间周期t1(见图10(a))后的时间T2(见图10(a)，结束在GaN缓冲层14的表面14a上TESi的供应。
另一方面，从时间T1(见图10(a))后一定时间周期t2(见图10(a))后的时间T4(见图10(a))，结束用于形成GaN层18的三甲基镓(TMG)和氨(NH3)的供应。
在如上所述形成的GaN层18(膜厚1nm)中，由于为上述结构缺陷抑制材料的TESi的作用，明显降低了结构缺陷的缺陷密度，特别是螺形位错的位错密度。
即，根据本发明的半导体层形成方法的第七实施例，除了在同时供应作为结构缺陷抑制材料的TESi和用于形成GaN层18的三甲基镓(TMG)和氨(NH3)的基础上利用汞灯施加光束的结果之外，通过同时供应作为结构缺陷抑制材料的TESi和用于形成GaN层18的三甲基镓(TMG)和氨(NH3)，可以明显降低作为半导体层的GaN层18中的结构缺陷的缺陷密度，特别是螺形位错的位错密度，促进了GaN缓冲层14的表面14a上TESi中的Si的表面扩散，所以TESi中的Si在GaN缓冲层14的表面14a上的位错核心位置容易被吸收，因而进一步促进了GaN缓冲层14的表面14a的原子级重组下面参考图11(c)介绍根据本发明的半导体层形成方法的第八实施例。
图11(c-1)和11(c-2)示意性示出了根据本发明的半导体层形成方法的第八实施例，按时间顺序形成GaN薄膜作为半导体层的每种状态。在第八实施例中，图11(c-1)所示状态将变到图11(c-2)所示状态。
比较本发明半导体层形成方法的第八实施例与本发明半导体层形成方法的第七实施例，在根据本发明半导体层形成方法的上述第七实施例中，同时在GaN缓冲层14的表面14a上供应TESi及用于形成GaN层18的三甲基镓(TMG)和氨(NH3)，而在本发明半导体层形成方法的第八实施例中，除还在其上供应另一种结构缺陷抑制材料外，同时在GaN缓冲层14的表面14a上供应TESi及用于形成GaN层18的三甲基镓(TMG)和氨(NH3)。
更具体说，除还在其上供应TMIn外，在与本发明的半导体层形成方法的第一实施例相同形成的作为缓冲层的GaN缓冲层14的表面14a上供应TESi及用于形成GaN层18的三甲基镓(TMG)和氨(NH3)。
因此，由于在作为衬底的6H-SiC(0001)衬底10上形成AlN(氮化铝)薄膜12作缓冲层、然后在AlN薄膜12上形成GaN缓冲层14作另一缓冲层的过程中，处理条件等(见图4(a)和4(b))与本发明半导体层形成方法的上述第一实施例操作过程的介绍中所介绍的相同，所以可以援引相应的介绍，而省略具体介绍。
即，在根据图9(b)所示处理条件，在时间T1(见图10(a))，在根据图4(a)和4(b)所示处理条件形成的GaN缓冲层14(见图3(a))的表面上开始供应TESi和TMIn，同时，根据图4(d)所示处理条件，开始在其上供应用于形成GaN层18的三甲基镓(TMG)和氨(NH3)。
这种情况下，在GaN缓冲层14的表面14a上供应TMIn和TESi及用于形成GaN层18的三甲基镓(TMG)和氨(NH3)，于是，促进了GaN缓冲层14的表面14a上TMIn中的In的表面扩散。
为此，TESi中的Si在GaN缓冲层14的表面上14a上位错核心位置容易被吸收，所以进一步促进了GaN缓冲层14的表面14a的原子级重组。
在从时间T1(见图10(a))后一定时间周期t1(见图10(a))后的时间T2(见图10(a))，结束在GaN缓冲层14的表面14a上TESi和TMIn的供应。
另一方面，从时间T1(见图10(a))后一定时间周期t2(见图10(a))后的时间T4(见图10(a))，结束用于形成GaN层18的三甲基镓(TMG)和氨(NH3)的供应。
在如上所述形成的GaN层18(膜厚1nm)中，由于为上述结构缺陷抑制材料的TESi的作用，明显降低了结构缺陷的缺陷密度，特别是螺形位错的位错密度。
即，根据本发明的半导体层形成方法的第八实施例，除作为在同时供应作为结构缺陷抑制材料的TESi与用于形成GaN层18的三甲基镓(TMG)和氨(NH3)之外还供应TMIn的结果外，通过同时供应作为结构缺陷抑制材料的TESi和用于形成GaN层18的三甲基镓(TMG)和氨(NH3)，可以明显降低作为半导体层的GaN层18中的结构缺陷的缺陷密度，特别是螺形位错的位错密度，促进了GaN缓冲层14的表面14a上TESi中的Si的表面扩散，所以TESi中的Si在GaN缓冲层14的表面14a上的位错核心位置容易被吸收，因而进一步促进了GaN缓冲层14的表面14a的原子级重组。
应注意上述各实施例可如做以下段落(1)-(10)所介绍的那样改进。
(1)尽管在上述实施例中已生长了1nm膜厚的GaN层18形成GaN薄膜，但本发明不限于此，当然可以改进各处理条件，例如可以改变生长时间周期，从而使GaN层18形成厚膜或体膜。
(2)在上述实施例中，作为缓冲层的GaN缓冲层14和作为半导体层的GaN层18都是GaN层，换言之，缓冲层和半导体层由同质材料构成。然而，本发明不限于此，缓冲层和半导体层当然可由异质材料构成。例如形成AlGaN层作为缓冲层，形成GaN层18作为半导体层是合适的。
(3)尽管上述实施例中采有MOCVD法作为制备薄膜的方法，但本发明不限于此，可以采用各种薄膜制备技术，例如可以是除MOCVD之外的薄膜制备技术，如图12(a)所示，例如可以是MBE(分子束外延)、CBE(化学束外延)、HAVPE(卤化物汽相外延)、GSMBE(气体源分子束外延)、MOMBE(金属有机MBE)、LPE(液相外延)、CVD(化学汽相淀积)、溅射和真空淀积工艺。
例如，在采用GSMBE工艺时，根据图13所示处理条件形成GaN薄膜，而在制薄膜的另一工艺中，可以根据相应薄膜制备工艺改变处理条件等。
(4)尽管在上述实施例中，采用了6H-SiC(0001)作衬底。采用了TESi中的Si作结构缺陷抑制材料，将形成的其中的结构缺陷被减少的半导体层为GaN层，但本发明不限于此，作为衬底，当然可以采用碳化硅衬底(6H-SiC衬底，4H-SiC衬底)、碳化硅和硅的层叠衬底(SiC/Si衬底)、硅衬底(Si衬底)、蓝宝石衬底(Al2O3衬底)、氧化锌和蓝宝石的层叠衬底(ZnO/Al2O3衬底)、锗衬底(Ge衬底)、砷化镓衬底(GaAs衬底)、砷化铟衬底(InAs衬底)、磷化镓衬底(GaP衬底)、磷化铟衬底(InP衬底)、或尖晶石衬底(MgAl2O3，LiGaO2衬底)(见图12(b))。关于结构缺陷抑制材料，可以采用Ⅰ-A族的H(氢)；Ⅱ-A族的Be(铍)或Mg(镁)；Ⅲ-B族的Al(铝)、Ga(镓)、或In(铟)；Ⅳ-B族的C(碳)、Si(硅)、Ge(锗)、或Sn(锡)；N(氮)、P(磷)、As(砷)或Sb(锑)；或元素周期表中Ⅴ-B族的O(氧)、S(硫)、Se(硒)、或Te(碲)(见图12(c))。将要形成的其中减少了结构缺陷的半导体层可以是Ⅳ族的半导体C(金刚石)、Si(硅)、Ge(锗)、SiC、SiGe或SiCGe层；Ⅲ-Ⅴ族的二元系半导体层BN、AlN、GaN、InN、BP、AlP、GaP、InP、BAs、AlAs、GaAs或InAs；Ⅲ-Ⅴ族的三元系混晶半导体BAlN、BGaN、BInN、AlGaN、AlInN、GaInN、BAlP、BGaP、BInP、AlGaP、AlInP、GaInP、BAlAs、BGaAs、BInAs、AlGaAs、AlInAs、GaInAs、BNP、BNAs、BPAs、AlNP、AlNAs、AlPAs、GaNP、GaNAs、GaPAs、InNP、InNAs或InPAs；Ⅲ-Ⅴ族的四元系混晶半导体BAlGaN、BAlInN、BGaInN、AlGaInN、BAlGaP、BAlInP、BGaInP、AlGaInP、BAlGaAs、BAlInAs、BGaInAs、AlGaInAs、BAlNP、BGaNP、BInNP、AlGaNP、AlInNP、GaInNP、BAlNAs、BGaNAs、BInNAs、AlGaNAs、AlInNAs、GaInNAs、BAlPAs、BGaPAs、BInPAs、AlGaPAs、AlInPAs、GaInPAs、BNPAs、AlNPAs、GaNPAs或InNPAs；元素周期表中Ⅱ-Ⅵ族的半导体层ZnO、ZnS、ZnSe、ZnTe、CdO、CdS、CdSe、CdTe、ZnCdO、ZnCdS、ZnCdSe、ZnCdTe、ZnOS、ZnOSe、ZnOTe、ZnSSe、ZnSTe、ZnSeTe、CdOS、CdOSe、CdOTe、CdSSe、CdSTe、CdSeTe、ZnCdOS、ZnCdOSe、ZnCdOTe、ZnCdSSe、ZnCdSTe、ZnCdSeTe、ZnOSSe、ZnOSTe、ZnOSeTe、ZnSSeTe、CdOSSe、CdOSTe、CdOSeTe或CdSSeTe(见图12(d))。
这种情况下，可以根据要形成的半导体层供应形成半导体层的材料。
(5)尽管在根据本发明的半导体层形成方法的上述各实施例中，将要形成的其中减少了结构缺陷的半导体层是由三甲基镓(TMG)或氨(NH3)制备的GaN层，但本发明不限于此，当然可以是由固态镓(Ga)、三甲基镓(TMG)或三乙基镓(TEG)、和氮原子团、氨(NH3)、一甲基肼(MMHy)或二甲基肼(DMHy)制备的GaN层；和由固态镓(Ga)、三甲基镓(TMG)或三乙基镓(TEG)和固态铝(Al)、三甲基铝(TMA)、三乙基铝(TEA)、三甲基胺矾(TMAAl)、二甲基乙基胺矾(DMEAAl)、或三异丁基铝(TTBAl)、及氮原子团、氨(NH3)、一甲基肼(MMHy)或二甲基肼(DMHy)形成的AlGaN层；或由固态铝(Al)、三甲基铝(TMA)、三乙基铝(TEA)、三甲基胺矾(TMAAl)、二甲基乙基胺矾(DMEAAl)、或三异丁基铝(TIBAl)、及氮原子团、氨(NH3)、一甲基肼(MMHy)或二甲基肼(DMHy)形成的AlN层(见图14(a))。
(6)尽管根据本发明的半导体层形成方法的上述各实施例中，可以采用四乙基硅烷(TESi)供应作为结构缺陷抑制材料的Si，但本发明不限于此，当然可以采用固态硅(Si)、硅烷(SiH4)、乙硅烷(Si2H6)、甲基硅烷(CH3SiH3)、二甲基硅烷((CH3)2SiH2)、二乙基硅烷((C2H5)2SiH2)、三甲基硅烷((CH3)3SiH)、三乙基硅烷((C2H5)3SiH)、或四甲基硅烷(TMSi)供应Si(见图14(b))。
(7)尽管根据本发明的半导体层形成方法的上述第二和第六实施例中，可以在作为半导体层的GaN层18的表面上仅层叠一层GaN层18’或20(见图7(a)和图11(a))，但本发明不限于此，当然可以在作为半导体层的GaN层18的表面上层叠两层或多层半导体层。
(8)尽管根据本发明的半导体层形成方法的上述第三和第七实施例中，可以在GaN缓冲层14的表面14a上供应TESi，同时利用汞灯在其上输出光束(见图8和图11(b))，但本发明不限于此，当然，当在GaN缓冲层14的表面14a上供应结构缺陷抑制材料时，可以利用激光(波长为100nm-10微米，例如准分子激光器，He-Cd激光器，Ar激光器，Kr激光器，He-Ne激光器，N2激光器和二氧化碳气体激光器)，在GaN缓冲层14的表面14a上施加电子束、原子团束、离子束及原子氢等。
(9)尽管根据本发明的半导体层形成方法的上述第四和第八实施例中，可以与TESi一起供应TMIn(见图9和图11(c))，但本发明不限于此，当然可在GaN缓冲层14的表面14a上，以原子或化合物形式，例如供应Ⅰ-A族的H(氢)；Ⅱ-A族的Be(铍)或Mg(镁)；Ⅲ-B族的Al(铝)、Ga(镓)、或In(铟)；Ⅳ-B族的C(碳)、Si(硅)、Ge(锗)、或Sn(锡)；或Ⅴ-B族的N(氮)、P(磷)、As(砷)或Sb(锑)的结构缺陷抑制材料；或元素周期表中Ⅵ-B族的O(氧)、S(硫)、Se(硒)、和TE(碲)中至少两类结构缺陷抑制材料。
(10)本发明中，上述实施例及上述段落(1)-(9)中列举的改进可以适当地结合。
由于如上所述构成本发明，可达到如下极好的优点可以明显降低所得半导体层中的结构缺陷的缺陷密度，特别是螺形位错的位错密度，从而，在由各材料构成的衬底上形成由GaN等构成的薄膜或厚膜半导体层时，可以减少工时，降低制造成本，同时不需要任何复杂工艺。
所属领域的普通技术人员应理解，本发明可以按其它具体方式实施，而不会脱离本发明精神或基本特征。
因此，应认为这里所公开的实施例在各方面都是示例性而非限制性的。本发明的范围由所附的权利要求书而不是由上述说明书示出，所有落入其构思和范围的改变都包含在本发明中。
这里引用包括说明书、权利要求书、附图和概要的1999年12月14日申请的日本专利申请11-354563的全部公开内容作为参考。
权利要求
1．一种形成半导体层的半导体层形成方法，包括供应用于抑制半导体层中结构缺陷的结构缺陷抑制材料。
2．一种形成半导体层的半导体层形成方法，包括在将由之形成半导体层的材料层的表面上，供应用于抑制半导体层中结构缺陷的结构缺陷抑制材料。
3．一种形成半导体层的半导体层形成方法，包括在形成半导体层时，同时供应用于抑制半导体层中结构缺陷的结构缺陷抑制材料和将由之形成半导体层的材料。
4．一种形成半导体层的半导体层形成方法，包括第一步，在衬底上形成缓冲层；第二步，在所说第一步形成的所说缓冲层的表面上，供应预定量用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料；第三步，在所说缓冲层的表面上，形成半导体层，所说缓冲层中所说结构缺陷抑制材料已在所说第二步供应到将要形成的所说半导体层上；及使所说第三步中所说半导体层的膜厚度为1nm或更厚。
5．根据权利要求4的半导体层形成方法，还包括第四步，在所说第三步中形成的所说半导体层的表面上，供应预定量用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料；第五步，在其中所说结构缺陷抑制材料已在所说第四步供应到将要形成的所说半导体层的所说半导体层表面上形成所说半导体层；及完成了所说第三步后，实施所说第四步和所说第五步一次或多次。
6．根据权利要求4的半导体层形成方法，其中在所说第二步和所说第四步中的至少任一步，采用激光束、电子束、原子团束(radical beam)、离子束或原子氢中的至少任一种。
7．根据权利要求5的半导体层形成方法，其中在所说第二步和所说第四步中的至少任一步，采用激光束、电子束、原子团束、离子束或原子氢中的至少任一种。
8．根据权利要求4的半导体层形成方法，其中在所说第二步和所说第四步中的至少任一步，供应预定量多种类型的用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料。
9．根据权利要求5的半导体层形成方法，其中在所说第二步和所说第四步中的至少任一步，供应预定量多种类型的用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料。
10．根据权利要求6的半导体层形成方法，其中在所说第二步和所说第四步中的至少任一步，供应预定量多种类型的用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料。
11．根据权利要求7的半导体层形成方法，其中在所说第二步和所说第四步中的至少任一步，供应预定量多种类型的用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料。
12．一种形成半导体层的半导体层形成方法，包括第一步，在衬底上形成缓冲层；第二步，除了在供应用于形成将要形成的半导体层的材料之前，结束供应用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料之外，在所说第一步形成的所说缓冲层的表面上，同时开始供应用于形成要形成的半导体层的材料，及供应用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料；及使所说第二步中所说半导体层的膜厚度为1nm或更厚。
13．根据权利要求12的半导体层形成方法，还包括第三步，除了在供应用于形成将要形成的半导体层的材料之前，结束供应用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料之外，在所说第二步形成的所说缓冲层的表面上，同时开始供应用于形成要形成的半导体层的材料，及供应用于抑制将要形成的半导体层中的结构缺陷的结构缺陷抑制材料；和完成所说第二步后，至少实施所说第三步一次。
14．根据权利要求12的半导体层形成方法，其中在所说第二步和所说第三步中的至少任一步，采用激光束、电子束、原子团束、离子束或原子氢中的至少一种。
15．根据权利要求13的半导体层形成方法，其中在所说第二步和所说第三步中的至少任一步，采用激光束、电子束、原子团束、离子束或原子氢中的至少一种。
16．根据权利要求12的半导体层形成方法，其中在所说第二步和所说第三步中的至少任一步，供应预定量多种类型的用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料。
17．根据权利要求13的半导体层形成方法，其中在所说第二步和所说第三步中的至少任一步，供应预定量多种类型的用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料。
18．根据权利要求14的半导体层形成方法，其中在所说第二步和所说第三步中的至少任一步，供应预定量多种类型的用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料。
19．根据权利要求15的半导体层形成方法，其中在所说第二步和所说第三步中的至少任一步，供应预定量多种类型的用于抑制将形成的半导体层中结构缺陷的结构缺陷抑制材料。
20．根据权利要求4、5、6、7、8、9、10、11、12、13、14、15、16、17、18和19中任一项的半导体层形成方法，其中所说衬底是碳化硅衬底(6H-SiC衬底，4H-SiC衬底)、碳化硅和硅的层叠衬底(SiC/Si衬底)、硅衬底(Si衬底)、蓝宝石衬底(Al2O3衬底)、氧化锌和蓝宝石的层叠衬底(ZnO/Al2O3衬底)、锗衬底(Ge衬底)、砷化镓衬底(GaAs衬底)、砷化铟衬底(InAs衬底)、磷化镓衬底(GaP衬底)、磷化铟衬底(InP衬底)、或尖晶石衬底(MgAl2O3,LiGaO2衬底)；所说结构缺陷抑制材料是Ⅰ-A族的H(氢)；Ⅱ-A族的Be(铍)或Mg(镁)；Ⅲ-B族的Al(铝)、Ga(镓)、或In(铟)；Ⅳ-B族的C(碳)、Si(硅)、Ge(锗)、或Sn(锡)；N(氮)、P(磷)、As(砷)或Sb(锑)；或元素周期表中Ⅴ-B族的O(氧)、S(硫)、Se(硒)、或Te(碲)；及所说半导体层是Ⅳ族的半导体C(金刚石)、Si(硅)、Ge(锗)、SiC、SiGe或SiCGe层；Ⅲ-Ⅴ族的二元系半导体层BN、AlN、GaN、InN、BP、AlP、GaP、InP、BAs、AlAs、GaAs或InAs；Ⅲ-Ⅴ族的三元系混晶半导体BAlN、BGaN、BInN、AlGaN、AlInN、GaInN、BAlP、BGaP、BInP、AlGaP、AlInP、GaInP、BAlAs、BGaAs、BInAs、AlGaAs、AlInAs、GaInAs、BNP、BNAs、BPAs、AlNP、AlNAs、AlPAs、GaNP、GaNAs、GaPAs、InNP、InNAs或InPAs；Ⅲ-Ⅴ族的四元系混晶半导体BAlGaN、BAlInN、BGaInN、AlGaInN、BAlGaP、BAlInP、BGaInP、AlGaInP、BAlGaAs、BAlInAs、BGaInAs、AlGaInAs、BAlNP、BGaNP、BInNP、AlGaNP、AlInNP、GaInNP、BAlNAs、BGaNAs、BInNAs、AlGaNAs、AlInNAs、GaInNAs、BAlPAs、BGaPAs、BInPAs、AlGaPAs、AlInPAs、GaInPAs、BNPAs、AlNPAs、GaNPAs或InNPAs；或元素周期表中Ⅱ-Ⅵ族的半导体层ZnO、ZnS、ZnSe、ZnTe、CdO、CdS、CdSe、CdTe、ZnCdO、ZnCdS、ZnCdSe、ZnCdTe、ZnOS、ZnOSe、ZnOTe、ZnSSe、ZnSTe、ZnSeTe、CdOS、CdOSe、CdOTe、CdSSe、CdSTe、CdSeTe、ZnCdOS、ZnCdOSe、ZnCdOTe、ZnCdSSe、ZnCdSTe、ZnCdSeTe、ZnOSSe、ZnOSTe、ZnOSeTe、ZnSSeTe、CdOSSe、CdOSTe、CdOSeTe或CdSSeTe。
21．一种通过缓冲层在衬底上形成半导体层的方法，包括采用MOCVD(金属有机化学汽相淀积)、MBE(分子束外延)、CBE(化学束外延)、HAVPE(卤化物汽相外延)、GSMBE(气体源分子束外延)、MOMBE(金属有机MBE)、LPE(液相外延)、CVD(化学汽相淀积)、溅射或真空淀积工艺；第一步，在SiC衬底或Al2O3衬底的表面上供应固态镓(Ga)、三甲基镓(TMG)或三乙基镓(TEG)、固态铝(Al)、三甲基铝(TMA)、三乙基铝(TEA)、三甲基胺矾(aminealum)(TMAAl)、二甲基乙基胺矾(DMEMl)、或三异丁基铝(TIBAl)、和氮原子团、氨、一甲基肼(MMHy)或二甲基肼(DMHy)，形成GaN层、AlN层或AlGaN层作缓冲层；第二步，利用固态硅(Si)、硅烷(SiH4)、乙硅烷(Si2H6)、甲基硅烷(CH3SiH3)、二甲基硅烷((CH3)2SH2)、二乙基硅烷((C2H5)2SH3)、三甲基硅烷((CH3)3SiH)、三乙基硅烷((C2H5)3SiH)、四甲基硅烷(TMSi)或四乙基硅烷(TESi)，供应作为用于作为半导体层的GaN层、AlN层或AlGaN层的结构缺陷抑制材料的Si，所说半导体层将以膜的形式，形成于已在第一步形成的作为所述缓冲层的GaN层、AlN层或AlGaN层表面上；和第三步，在已在第二步被供应了所述Si的作为缓冲层的GaN层、AlN层或AlGaN层表面上，供应固态镓(Ga)、三甲基镓(TMG)、或三乙基镓(TEG)、固态铝(Al)、三甲基铝(TMA)、三乙基铝(TEA)、三甲基胺矾(TMAAl)、二甲基乙基胺矾(DMEAAl)或三异丁基铝(TIBAl)和氮原子团、氨(NH3)、一甲基肼(MMHy)或二甲基肼(DMHy)，以形成厚1nm或更厚的GaN层、 AlN层或AlGaN层作为半导体层。
22．一种半导体层形成方法，其中利用MOCVD(金属有机化学汽相淀积)设备，在SiC衬底或Al2O3衬底的表面上，形成GaN层或AlGaN层，包括第一步，在SiC衬底或Al2O3衬底的表面上，供应三甲基镓(TMG)或三乙基镓(TEG)和氨(NH3)，形成GaN层作缓冲属，或在其上供应三甲基镓(TMG)或三乙基镓(TEG)和三甲基铝(TMA)或三乙基铝(TEA)和氨(NH3)，形成AlGaN层作缓冲层；第二步，利用硅烷(SiH4)、乙硅烷(Si2H6)或四乙基硅烷(TESi)，在所说第一步形成的作为所说缓冲层的GaN层或AlGaN层的表面上，以一个单层或更少的形式供应作为用于GaN层或AlGaN层的n型杂质材料的Si；及第三步，在已在所述第二步中被供应了所说硅烷(SiH4)、乙硅烷(Si2H6)或四乙基硅烷(TESi)的作为缓冲层的GaN层或AlGaN层表面上，供应三甲基镓(TMG)或三乙基镓(TEG)和氨(NH3)，形成厚1nm或更厚的GaN属或供应三甲基镓(TMG)或三乙基镓(TEG)和三甲基铝(TMA)或三乙基铝(TEA)和氨(NH3)，以形成厚1nm或更厚的AlGaN层。
全文摘要
一种半导体层形成方法,利用该方法,可以明显降低所得半导体层中的结构缺陷的缺陷密度,特别是螺形位错的位错密度,所以,可以减少工时,降低制造成本,同时不需要任何复杂工艺,该方法包括在将由之形成半导体层的材料层的表面上,供应用于抑制半导体层中结构缺陷的结构缺陷抑制材料。
文档编号H01S5/343GK1302082SQ00137299
公开日2001年7月4日 申请日期2000年12月14日 优先权日1999年12月14日
发明者田中悟, 武内道一, 青柳克信 申请人:理化学研究所