专利名称：Cmos工艺中的同轴互连的制作方法
1.发明的领域本发明涉及到半导体器件的制造。更确切地说，本发明涉及到将射频(RF)零件、RF器件、微波零件、以及微波器件集成到标准互补金属氧化物半导体(CMOS)芯片中。
2.相关技术的描述当今的半导体器件被不断地推向满足更加严格的要求。作为采用充满市场的这一技术的器件，消费者对器件提出了更高的要求。这些要求包括更小更紧凑的功能更强的器件。
为了满足这些要求，半导体器件采用了CMOS芯片和RF芯片。这种器件包括例如需要数字CMOS电路以及RF电路二者来启动无线通信的蜂窝电话。通常，为了将数字CMOS电路以及RF电路二者集成在一个芯片上，制造厂家已经被迫采用同轴互连线来处置RF信号。
然而，目前采用CMOS电路的高速技术遭遇到大的功率损失。当今的器件被要求处置诸如RF和微波应用之类的高速应用。在不久的将来，标准的数字CMOS互连有望在高达1GHz和以上的频率下运行。
此外，同轴互连线的使用引起了其它的问题。
图1A和1B分别示出了在硅衬底10上具有悬浮部分14的现有技术互连结构12的剖面图和俯视图。互连结构12包括内导体20、绝缘介电涂层18、以及用来包封绝缘介电涂层18的外导电层。互连结构12还包括二个制造成具有更大尺寸以便支持悬浮部分14的接触柱13。
应该指出的是，悬浮部分14在力的影响下倾向于下垂。因此，对这种结构破裂之前的长度有一定的限制，这是实现这一现有技术结构的一个重要的实际问题。图1A的互连结构遇到的另一个问题是无法层叠多个互连层。举例来说，若在结构12上建立第二个互连结构，则由于在中心区域14下方缺少力学支持，而使中心区域14破裂的几率急剧增大。有关制造这种现有技术互连结构的步骤的更详细的描述，可以参考M.E.Thomas等人的论文”VLSI Multilevel Micro-Coaxial Interconnects for High Speed Divices”，FairchildResearch Center，National Semiconductor Corporation，SantaClara，California，IEDM Tech.Dig.，p55-58(1990)。
将RF电路集成到主要为数字CMOS电路设计的芯片中的另一个缺点是，同轴线12必须集成在芯片的最上面的金属化层处。对于一个给定的芯片，这引起了对能够被用来完成RF信号处理的RF线的数目的重大限制。因此，想要在CMOS占优势的芯片上集成RF线的设计者，必须将芯片设计得更大得多，以便使所需数目的RF线能够恰当地被集成到芯片的预部金属层。这一限制是电路设计者众所周知的，因此，常常认为采用分立的CMOS电路芯片和RF电路芯片更为有利。
如图1C所示，蜂窝电话设计者通常发现，采用CMOS芯片52来执行数字信号处理和分立的RF电路55来处理RF信号，更为实际。由于试图将RF线集成到专门为CMOS数字处理而制造的芯片上的限制，故以上做法一般较好。虽然如此，这种安排还是引起问题，其中有制造成本、功率损失、信号损失、以及额外的封装复杂性。电路50要求RF电路55和CMOS芯片52分别制造并集成在印刷电路板(PCB)51上。这增加了制造成本和制造时间。
微波和RF应用工作于高频。此高频要求使用同轴线或波导。当这些线与用标准CMOS线集成时，出现大的功率损失。为了补偿这些损失，需要放大电路。
当信号往返通信于RF电路55和CMOS芯片52时，当然有信号损失。因此，这一信号损失降低了需要数字CMOS和RF电路二者的电路执行过程的总效率。为了克服这些损失，可能需要调整信号，以便改善信号完整性。然而，这些装置的使用将恶化现有技术已经存在的封装问题。
采用RF电路55和CMOS芯片52的现有技术电路的封装效率不高，使得这种电路不可取。为了将分立的RF电路55和CMOS芯片52一起集成，需要PCB上的更大的空间，从而迫使便携式电子产品(例如蜂窝电话)封装在更大的机箱中。
考虑到上述问题，对于集成RF电路和CMOS芯片而避免现有技术问题的电路，存在着需求。这种新的电路应该容易制造，保持功率和信号强度，避免使用现有技术同轴线，且封装的空间效率更高。此外，这种电路应该能够处置高速应用，包括RF和微波应用。
广义地说，本发明借助于提供能够集成标准CMOS电路和能够处置RF信号、微波信号、和其它高速信号的同轴线的集成电路器件以及制造这种器件的方法，满足了这些需求。应该承认的是，本发明能够以多种方式实现，包括工艺、装置、系统、器件、或方法。以下描述本发明的几个实施方案。
在一个实施方案中，公开了一种在介电层中制作同轴互连线的方法。此方法包括在介电层中确定沟槽，然后在沟槽中制作屏蔽金属化层，在制作屏蔽金属化层之后，在屏蔽金属化层中淀积共形氧化物层。然后在共形氧化物层中制作中心导体。一旦制作了中心导体，就在中心导体上淀积填充氧化物层。然后在填充氧化物层上制作帽金属化层，并与屏蔽金属化层接触。
在另一个实施方案中，公开了一种组合同轴互连线的半导体器件。此半导体器件包括介电层和确定在介电层中的沟槽。屏蔽金属化层被确定在介电层上和沿着沟槽。此半导体器件还包括包含在屏蔽金属化层中的中心导体。氧化物层环绕着中心导体。此外，帽金属化层被确定在氧化物层上和屏蔽金属化层上，使帽金属化层与屏蔽金属化层电接触。帽金属化层和屏蔽金属化层构成同轴线的外屏蔽层，而中心导体构成同轴线的内导体。
在又一个实施方案中，公开了在CMOS芯片中具有同轴互连线的一种高速应用的半导体器件的制造方法。此方法包括在基底介电层中制作沟槽，并在基底介电层和沟槽上制作屏蔽金属化层。在制作屏蔽金属化层之后，在屏蔽金属化层上淀积共形氧化物层，使共形氧化物层确定沟槽中的一个区域。一旦淀积了共形氧化物层，就在共形氧化物层上和沟槽中的区域上形成衬垫金属化层。接着，在衬垫金属化层中淀积导电层，以便用导电材料填充沟槽中的区域。在衬垫金属化层中淀积导电层之后，导电层与衬垫层被一起被腐蚀，以便在确定于沟槽中的区域中确定内导体。接着，在被衬垫层和导电层确定的内导体上制作氧化物层，从而氧化物层被用来填充沟槽中的区域。然后将氧化物层和共形氧化物层一直整平到屏蔽金属化层。再在屏蔽金属化层、共形氧化物层、和沟槽中确定的氧化物层上，制作帽金属化层。
应该承认本发明的许多优点。半导体用途现在能够在同一个芯片上集成同轴零件和标准的CMOS零件，且同轴零件能够被集成在芯片互连区域的任何层面上。如此一来，就不再要求设计者为了得到所希望的集成电路应用而设计和制造分立的具有同轴线的芯片和CMOS芯片。
作为一个进一步的优点，没有分立芯片集成造成的功率和信号损失，制造时间和成本不增加，且不需要大的硅面积来设计简单或复杂的电路。而且，本发明能够处置各种高速应用，诸如RF、微波应用、以及高达1GHz频率的其它应用。结合附图，从下列以举例的方式说明本发明的原理的详细描述中，本发明的其它情况和优点将变得明显。
附图的简要说明用结合附图的下列详细描述，能够容易地理解本发明。因此，相似的参考号表示相似的结构元件。
图1A示出了现有技术互连结构的剖面图。
图1B示出了现有技术互连结构的俯视图。
图1C是采用分立的RF芯片和CMOS芯片的现有技术装置的俯视图。
图2是具有位于半导体衬底上的介电层的半导体衬底的剖面图。
图3示出了用来形成根据本发明一个实施方案的同轴互连线的沟槽的制作。
图4示出了根据本发明一个实施方案的屏蔽金属化层的淀积。
图5示出了共形氧化物层的淀积。
图6示出了衬垫金属化层的淀积和钨金属化层的淀积。
图7示出了根据本发明一个实施方案的中心导体的制作。
图8示出了根据本发明一个实施方案的间隙填充氧化物的淀积。
图9示出了根据本发明一个实施方案的间隙填充氧化物和得到的环绕中心导体的氧化物。
图10示出了根据本发明一个实施方案的制作在屏蔽金属化层和间隙填充氧化物上的帽金属化层。
图11A示出了帽金属化层中的过大的通孔的制作。
图11B示出了根据本发明一个实施方案的确定在介质中的同轴线的简化三维视图。
图12示出了通过金属间氧化物到中心导体和帽金属化层的通孔的制作。
图13示出了根据本发明一个实施方案的中心导体通孔和外导体通孔的制作。
图14示出了钨在中心导体通孔和外导体通孔中的淀积。
图15示出了根据本发明一个实施方案的在CMOS芯片中具有同轴互连线的半导体器件。
优选实施方案的详细描述公开了一种具有集成在介电层中的同轴互连线的半导体器件。在下列描述中，为了提供对本发明的透彻理解，提出了大量具体的细节。但应该理解的是，对于本技术的熟练人员，不采用这些具体细节中的某些或全部，也可以实施本发明。在其它的情况下，为了不使本发明不必要地难以理解，而没有详细地描述那些众所周知的工艺操作。
参照现有技术描述了图1A-1C。图2示出了半导体衬底100的剖面图。介电层102被制作在通常具有有源晶体管器件(未示出)的衬底100上。在此实施方案中，通过化学机械抛光操作(CMP)来安置介电层102，以便整平介电层102的顶部表面。
图3示出了根据本发明一个实施方案的用来形成同轴互连线的沟槽106的制作。示出了图形化在介电层102上的光刻胶掩模104，它确定了希望有沟槽106的区域。然后进行介质腐蚀操作108，以便形成沟槽106。如所示，沟槽106由沟槽深度(TD和沟槽宽度(TW)确定。TW的范围优选约为0.5-100μm，约为1-10μm更好，而1μm最好。深度TD优选约为5000-10000，约为7000更好。在希望更宽的沟槽的情况下，应该使用额外的掩模在钨回腐蚀操作中保护填充钨的沟槽。
图4示出了根据本发明一个实施方案淀积的屏蔽金属化层110。如所示，最好借助于在介电层102的表面上和沿沟槽106的壁淀积氮化钛层而制作屏蔽金属化层110。除了氮化钛层(TiN)外，屏蔽金属化层110还可以是诸如钛(Ti)或钛与钨的组合物(Ti∶W)之类的任何其它适当的导电材料。屏蔽金属化层110优选约为100-1000，约为200-500更好，约为300最好。屏蔽金属化层110将被用来确定同轴线的外屏蔽层。同轴线可以被用来传送RF信号、微波类型信号、以及CMOS设计中的其它高速信号。
图5示出了共形氧化物层112的淀积。用等离子体增强化学气相淀积(PECVD)技术，共形氧化物层112被淀积在屏蔽金属化层110上以及沿沟槽106的壁上。共形氧化物层112的厚度范围优选约为300-5000，约为1000更好。在此实施方案中，希望PECVD或其它适当的淀积技术的共形本性在沟槽106中留下一个区域。此区域然后被用来确定中心导体，如参照图7将要更详细地描述的那样。
图6演示了衬垫金属化层114和钨金属化层116的淀积。如所示，衬垫金属化层114被淀积在共形氧化物层112上并沿着沟槽106的壁。衬垫金属化层114优选被淀积成厚度约为100-500，约为200更好。衬垫金属化层114最好也是氮化钛(TiN)。但也可以使用其它适当的导电材料，例如钨化钛(TiW)、钨(W)、和钽(Ta)。接着在衬垫金属化层114上淀积钨金属化层116，于是填充沟槽106。钨金属化层116优选被淀积成厚度约为3000-10000，约为6000更好。通常，淀积的钨的厚度应该被选择成沟槽中的区域基本上被填充。在此实施方案中，钨金属化层116最好是钨，但也可以使用其它适当的导电材料，例如铝(Al)和铜(Cu)。
图7示出了根据本发明一个实施方案的中心导体119的制作。最好用金属化腐蚀操作118来确定中心导体119。金属化腐蚀操作118将钨金属化层116和衬垫金属化层114清除到所需的深度。一旦完成了腐蚀操作118，留下的钨金属化层116和衬垫金属化层114就确定了核心厚度(CT)。CT被用来确定同轴线的中心导体119。厚度CT优选约为2000-7000，约为4000更好。此外，如从图7可见，屏蔽金属化层110确定了外屏蔽层部分。
图8示出了根据本发明一个实施方案的间隙填充氧化物120。最好用高密度等离子体化学气相淀积(HDP CVD)工艺，在中心导体119和共形氧化物层112上淀积间隙填充氧化物120，于是填充沟槽106。在完成淀积之后，如图9所示，间隙填充氧化物120被整平，从而形成中心导体119上的氧化物层。
图9示出了环绕中心导体119的间隙填充氧化物120和整平操作完成之后得到的氧化物112。最好执行CMP操作，它把间隙填充氧化物120一直清除到屏蔽金属化层110。一旦完成了CMP操作，间隙填充氧化物120的顶部表面就与屏蔽金属化层110的顶部表面一样平。
图10示出了根据本发明一个实施方案的制作在屏蔽金属化层110和间隙填充氧化物120上的帽金属化层122。帽金属化层122被淀积在屏蔽金属化层110上，使帽金属化层122与屏蔽金属化层110电接触。帽金属化层122也被淀积在部分共形氧化物层112和间隙填充氧化物120上。帽金属化层122最好是氮化钛。虽然如此，也可以使用诸如氮化钛(TiW)、钨(W)、和钽(Ta)之类的其它适当的导电材料作为帽金属化层122。在此实施方案中，屏蔽金属化层122被用来完成确定非常适合于处置高频信号的同轴线的外壳(例如屏蔽金属化层110和帽金属化层122)。如上所述，这些信号可以包括RF信号和微波信号。
仍然参照图10，示出了帽金属化层122中的过大的通孔(OSV)的制作。在此实施方案中，用标准的光抗蚀剂图形化和金属腐蚀126，将光抗蚀剂掩模124制作在帽金属化层122上。金属腐蚀操作126应该将帽金属化层122基本上一直清除到间隙填充氧化物120。
图11A示出了帽金属化层122中的过大通孔122a的制作。过大通孔122a被确定在帽金属化层122中，使过大通孔122a位于中心导体119上。过大通孔122a使得能够形成图13将要示出的中心导体通孔。中心导体通孔将确定位于半导体器件中各个地方的中心导体119与CMOS电路之间的电接触。图11A确定了下面将要参照图11B描述的剖面A-A。
图11B示出了根据本发明一个实施方案的确定在介质中的同轴线的简化三维视图。同轴线被外屏蔽层和中心导体119确定。外屏蔽层部分地由帽金属化层122和屏蔽金属化层110确定。图11B示出了通孔121，它确定了到中心导体119的通路。通常，此通孔可以沿同轴线位于任何地方，以便将中心导体119和同轴线与位于半导体器件各个地方的各个CMOS线集成在一起。
图12示出了通过金属间氧化物128到中心导体119和帽金属化层122的通孔的制作。用标准的淀积技术将金属间氧化物层128淀积在帽金属化层122和间隙填充氧化物120上。一旦完成了淀积，就对金属间氧化物层128进行整平，以便能够甩涂光刻胶。在此实施例中，光刻胶被图形化，以便确定具有中心导体窗口130a和外导体窗口130b的光刻胶掩130。然后执行介质腐蚀操作132，如图13所示，将部分金属间氧化物128和间隙填充氧化物120腐蚀掉。
图13示出了根据本发明一个实施方案的中心导体通孔128a和外导体通孔128b。如上所述，介质腐蚀操作132形成了通过金属间氧化物层128的通孔128a和128b。一旦制作了通孔128a和128b，如图14所示，钨就被淀积在通孔128a和128b中。
图14示出了钨在金属间氧化物128上和通孔128a和128b中的淀积。在完成腐蚀操作之后，钨填充层134被淀积，使通孔128a和128b被充分地填充。在完成钨淀积时，执行钨回腐蚀操作，以便将钨填充层134一直清除到金属间氧化物层128。钨填充层134使中心导体119与帽金属化层122能够电接触。这些电接触因此能够将高频器件集成到位于半导体器件各个地方的其它CMOS电路。
图15示出了具有同轴互连线的半导体器件的局部剖面图。如上所述，同轴互连线能够被集成到能处理数字CMOS操作以及高速应用的一个芯片中。如所示，CMOS金属化线136b通过外导体通孔134b，与帽金属化层122电接触。另一个CMOS金属化线136a通过中心导体通孔134a，与中心导体119电接触。中心导体119起同轴线内导体的作用，而帽金属化层122用作同一个同轴线的外屏蔽层部分。此同轴线能够处置RF信号、微波信号、以及其它的高速信号应用。如这一特定实施方案所示，现在有可能将能够处置诸如RF信号和微波信号之类的高速应用的同轴线与半导体器件中的CMOS线集成在一起。
虽然为了清晰理解的目的已经比较详细地描述了上述的发明，但显而易见，可以在所附权利要求的范围内进行某些改变和修正。因此，这些实施方案被认为是示例性的而非限制性的，且本发明不局限于此处给出的细节，而是可以在所附权利要求的范围和等效内加以修正。
权利要求
1.一种在介电层中制作同轴互连线的方法，它包含在介电层中制作沟槽；在沟槽中制作屏蔽金属化层；在屏蔽金属化层中制作共形氧化物层；在共形氧化物层中制作中心导体；在中心导体上制作填充氧化物层；以及在填充氧化物层上制作与屏蔽金属化层接触的帽金属化层。
2.根据权利要求1的在介电层中制作同轴互连线的方法，其中制作屏蔽金属化层的操作包括淀积氮化钛层。
3.根据权利要求1的在介电层中制作同轴互连线的方法，其中制作中心导体的操作还包括在共形氧化物层上淀积衬垫氮化钛层；在衬垫氮化钛层上淀积钨层；以及在钨层和衬垫氮化钛层上执行等离子体回腐蚀。
4.根据权利要求1的在介电层中制作同轴互连线的方法，其中制作帽金属化层的操作还包括将填充氧化物层一直整平到屏蔽金属化层；以及在被整平了的填充氧化物层上淀积氮化钛层，使帽金属化层与屏蔽金属化层电接触。
5.根据权利要求1的在介电层中制作同轴互连线的方法，还包含在中心导体上的帽金属化层中制作过大的通孔。
6.根据权利要求1的在介电层中制作同轴互连线的方法，还包含在帽金属化层上淀积金属间氧化物层；以及对金属间氧化物层进行图形化，使中心导体通孔形成到中心导体，而外导体通孔形成到帽金属化层。
7.一种组合有同轴互连线的半导体器件，它包含介电层；确定在介电层中的沟槽；介电层上沿沟槽的屏蔽金属化层；包含在屏蔽金属化层中的中心导体；环绕中心导体的氧化物层；以及确定在氧化物层上和屏蔽金属化层上的帽金属化层，使帽金属化层与屏蔽金属化层电接触。
8.根据权利要求7的在介电层中具有同轴互连线的半导体器件，还包含确定在帽金属化层上的金属间氧化物层。
9.根据权利要求8的在介电层中具有同轴互连线的半导体器件，还包含通过帽金属化层、金属间氧化物层、以及氧化物层确定的导电通孔，使导电通孔与中心导体接触。
10.根据权利要求9的在介电层中具有同轴互连线的半导体器件，还包含通过金属间氧化物层确定的帽金属化通孔。
11.一种在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，它包含在基底介电层中制作沟槽；在基底介电层和沟槽中制作屏蔽金属化层；在屏蔽金属化层上制作共形氧化物层，此共形氧化物层确定沟槽中的一个区域；在共形氧化物层上和沟槽中的区域上，制作衬垫金属化层；在衬垫金属化层上制作导电层，以填充沟槽中的区域；对导电层和衬垫层进行腐蚀，以便在沟槽中确定的区域中确定中心导体；在被衬垫层和导电层确定的中心导体上制作氧化物层，此氧化物层被用来填充沟槽中的区域；将氧化物层和共形氧化物层一直整平到屏蔽金属化层；以及在屏蔽金属化层、共形氧化物层、以及沟槽中确定的氧化物层上，制作帽金属化层，使帽金属化层与屏蔽金属化层电接触。
12.根据权利要求11的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，还包含对基底介电层的顶部表面进行整平。
13.根据权利要求11的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，其中在基底介电层中制作沟槽的操作还包括将基底介电层腐蚀到深度约为5000-10000而宽度约为0.5-100μm。
14.根据权利要求11的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，其中制作屏蔽金属化层的操作包括淀积厚度约为100-1000的氮化钛层。
15.根据权利要求11的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，其中制作共形氧化物层的操作包括淀积等离子体增强化学气相淀积(PECVD)氧化物层。
16.根据权利要求11的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，其中制作衬垫金属化层的操作包括淀积厚度约为100-500的氮化钛层。
17.根据权利要求11的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，其中制作导电层的操作包括淀积厚度约为3000-10000的钨层。
18.根据权利要求11的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，其中制作帽金属化层的操作包括淀积厚度约为100-1000的氮化钛层。
19.根据权利要求11的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，还包含在帽金属化层上制作过大的通孔窗口，使过大的通孔窗口基本上被确定在内导体上。
20.根据权利要求19的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，还包含在帽金属化层上和过大的通孔窗口中，制作金属间氧化物层。
21.根据权利要求20的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，还包含通过金属间氧化物层和确定在内导体上的氧化物层，腐蚀中心导体通道孔。
22.根据权利要求20的在CMOS芯片中具有同轴互连线的高速应用的半导体器件的制造方法，还包含将通过金属间氧化物层的外导体通道孔一直腐蚀到帽金属化层，此帽金属化层与屏蔽金属化层电接触。
全文摘要
提供了一种在介电层中制作同轴互连线的方法。此方法包括在介电层中确定沟槽,然后在沟槽中制作屏蔽金属化层。在制作屏蔽金属化层之后,在屏蔽金属化层中淀积共形氧化物层。然后在共形氧化物层中制作中心导体。一旦制作了中心导体,就在中心导体上淀积填充氧化物层。然后在填充氧化物层上制作与屏蔽金属化层接触的帽金属化层。
文档编号H01L27/092GK1342330SQ00804360
公开日2002年3月27日 申请日期2000年8月16日 优先权日1999年10月28日
发明者M·维林, S·波斯拉, C·T·加布里尔, M·米舍洛夫 申请人:皇家菲利浦电子有限公司