专利名称：动态随机存储器单元的模块化集成电路的方法
技术领域：
本发明是有关于一种设计与生产集成电路系统及方法，且特别是有关于一种至少包括数个深井沟道动态随机存取器(DRAM)单元的一个单元的集成电路，以决定此集成电路的性能的方法与装置。
因为现代的集成电路经常是由超过一百万个晶体管所构成的，用以设计复杂的集成电路系统与方法是设计与生产集成电路的工艺的必要部分，没有如此的系统与方法，集成电路的设计与生产将是价格非常地昂贵。
为了设计集成电路，以集成电路的功能描述与规格为基础的第一步是提出电路图。一般，计算电路图的特性是使用电路仿真器(CircuitSimulator)的辅助，如果电路仿真器确定电路图不能满足功能描述与规格，会对电路图进行修改，并且由电路仿真器再次地计算所修改的电路图的特性，修改与仿真的电路是直到电路图的特性满足功能描述与规格为止。一个电路布局的制造过程是基于电路图存在具有一个可接受的电路图，使用在电路布局中光罩(mask)是最基本使用于生产与制造集成电路。
根据传统的方法，在使用电子组件模型辅助的电路仿真器以计算包含在集成电路中的电子组件的特性(如对应于功能描述与规格的相关连的电路数量)，例如，晶体管(Transistor)模型提供相关的电路参数以作为在集成电路中的晶体管的端点(如源极、汲极、闸极及基极)，晶体管模型的品质决定了通过电路仿真器所计算得到的特性，与随着制造的集成电路的实际运作特性的匹配程度。
例如为数众多的电路仿真器(也称为电路仿效程序(CircuitEmulation Programs))存在包括SPICE、ELDO、SMASH、SABER、VERILOG及VHDL，在University of California at Berkeley发展的SPICE(仿真程序强调在电路的仿效)是集成电路仿效程序，其仿效单一电路组件(如晶体管)的运作，在电路中SPICE也能用来仿效一个或更多晶体管的运作，许多卖主使SPICE具有商业利用价值(如HSPICE、PSPICE)。
VERILOG或VHDL是硬件描述语言(Hardware DescriptionLanguage)，其能使用于描述在逻辑准位的集成电路设计。由CadenceDesign Systems，Inc.，of San Jose，California，提出的VERILOG-XL是软件程序，其仿效电路的运作以描述使用在VERILOG硬件描述语言。VERILOG-XL能执行许多功能，例如其中一种功能是能计算由连续的门(Gate)所产生的传递延迟，VERILOG-XL程序能够计算如此的传递延迟及利用延迟资料去计算单独单元或整体单元的整个传递延迟。同样地，在此提及的仿真程序也能仿真单元的速度与噪声。
在如同SPICE或VERILOG的电路仿真器中，包含在集成电路中的每一个电子组件是以模型表示的，如此的模型必须能够表示静态的(即慢速的)改变及动态的(即快速的)改变而对集成电路的影响。在制造之前，从精确的电路仿真中迄今仍无法有助于许多动态随机存取器(DRAM)的设计，因为对于深沟道(deep-trench)DRAM单元没有存在精确的模型。对于噪声表示成模型也是一个棘手的问题(如介于相邻的组件互相干扰)。
深沟道DRAM单元是一个逻辑组件，其单元利用传统的隔绝物材料以提供足够的单元电容，更进一步地，当比较相关的组件时，则深沟道DRAM单元对于已知的排列提供更小的晶粒(Die)尺寸及更宽的错误率(error rate)。
因此，在集成电路中，深沟道DRAM单元更容易允许与其它组件整合，当比较相关的组件时，有着更小的晶粒尺寸，则深沟道DRAM单元亦允许具有高单元密度的设计。
因此本发明系提供一种作为设计与制造集成电路的方法与装置，此集成电路包括至少数个深沟道动态随机存取器(DRAM)单元的一个单元，其方法与装置大大地消除一个或更多个由于相关技术的限制及缺点的问题。
本发明所增加的特征与优点将如下描述，其特征与优点的部分由本发明的实施例可学习到，在所附的申请专利中通过工具与其组合可以实现及得到本发明的目标与优点。
为了完成这些优点与其它优点以及依据本发明的目的以具体化并广泛地描述，系提供一种模块化集成电路的方法，其方法包括执行一个电路仿真器以设计一个集成电路，其中此集成电路包括至少复数个深沟道DRAM单元的一个单元。以及，使用此电路仿真器来计算这些深沟道DRAM单元的每一个单元的一组输出参数，其中计算此组输出参数更包括使用一个深沟道DRAM单元模型以作为这些深沟道DRAM单元的每一个单元。
本发明的另一个实施例，系提供一种模块化集成电路的装置，其装置包括作为执行一个电路仿真器以设计一个集成电路的装置，其中此集成电路包括至少复数个深沟道DRAM单元的一个单元。以及，作为使用此电路仿真器以计算这些深沟道DRAM单元的每一个单元的一组输出参数的装置，其中计算此组输出参数的装置更包括使用一个深沟道DRAM单元模型以作为这些深沟道DRAM单元的每一个单元。
本发明尚有另一个实施例，系提供一种计算机程序产品包括具有计算机可读取码的计算机可读取媒体，当计算机执行时，将使计算机去模块化具有至少复数个深沟道DRAM单元的一个单元的集成电路，包括下列在计算机中作为产生动作的计算机可读取程序作为执行一个电路仿真器以设计一个集成电路的程序代码，其中此集成电路包括至少这些深沟道DRAM单元的一个单元。以及，作为使用此电路仿真器以计算这些深沟道DRAM单元的每一个单元的一组输出参数的程序代码，其中计算此组输出参数的程序代码更包括使用一个深沟道DRAM单元模型以作为这些深沟道DRAM单元的每一个单元。
前面通用性的描述与接下来的实施例的说明仅是为了能够了解本发明的目的与优点，并非用来限制本发明的保护范围。
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下图面说明
图1为使用深沟道DRAM单元模型作为模块化集成电路的系统方块图；图2为本发明的使用深沟道DRAM单元模型作为模块化集成电路的示范流程图；图3为本发明的使用深沟道DRAM单元模型图；图4为在深沟道DRAM单元模型中的深沟道DRAM单元的电路位阶互相作用；图5为对于深沟道DRAM的内存数组布局；以及图6为本发明的另一个使用深沟道DRAM单元模型作为模块化集成电路的示范流程图。
附图标记说明100系统(system)105输入模块(input module)120数据处理器(data processor)130输出模块(output module)135显示器(display)136打印机(printer)138网络接口(network interface)150储存模块(storage module)
一般而言，本发明是针对一种方法与装置以作为设计与制造包括至少数个深沟道(deep-well trench)DRAM单元的一个单元的集成电路，更进一步地，根据本发明的实施例，使用一组输入参数、一个电路仿真器及一个深沟道DRAM单元等以获得一组输出参数。
如图1的图标，在一般方块图形式中，示范的系统100能执行模块化集成电路的步骤，且此集成电路包括至少数个深沟道DRAM单元的一个单元。如图1所示，系统100包括输入模块105、数据处理器120、储存模块150及输出模块130。输出模块130包括显示器135、打印机136、网络接口138，及/或其它输出次要系统作为进一步处理及/或作为查看设计资料。数据处理器120从输入模块105接收一组输入参数以规定可能作为集成电路的设计，数据处理器120则利用此组输入参数与作为深沟道DRAM单元的模型等以执行电路仿真器，数据处理器120形成这组输出参数以规定可能作为集成电路的性能，且此集成电路包括至少数个深沟道DRAM单元的一个单元。如果这个设计是可接受的，则数据处理器120提供具有一组输出参数的输出模块130在显示器135、打印机136观看，及/或由网络接口138传送；如果这个设计是不可接受的，则输入模块105提供对应于另一个设计的输入参数以作为在数据处理器120中由电路仿真器执行数据处理。
图1的输入模块105可以是具有多种组件的工具去接收一组输入参数及提供这组输入参数至数据处理器120，例如，其中这些组件包括网络接口模块、调制解调器、键盘、鼠标及输入储存组件(以上所述的组件未绘示)。对于系统100而言图1仅图标单一数据处理器120，但是使用一组数据处理器去执行所设计出的集成电路的功能是可能的，而此集成电路是采用深沟道DRAM单元。数据处理器模块120可以包括一个或更多额外的构件，例如中央处理单元(CentralProcessing Unit)、协处理器(Co-processor)、内存、缓存器(Register)及其它适当的数据处理组件与系统。图1的储存模块150可以储存深沟道DRAM单元模型，在集成电路的设计期间以使用其模型，且此集成电路包括至少数个深沟道DRAM单元的一个单元，储存模块150能包括各种构件及次要系统，例如包括硬式磁盘驱动器(HardDrive)、光驱(Optical Drive)、通用储存组件(General Purpose StorageDevice)、可擦除储存组件(Removable Storage Device)，及/或其它可以储存深沟道DRAM单元模型的组件。再者，虽然在图1中储存模块150是分开且独立于数据处理器120，但是储存模块与数据处理器可以做为单一平台(platform)或系统的零件(part)。
在图1的系统100中，使用输出模块130来输出或观看这组输出参数，其输出参数是对集成电路所可能的设计出的的功能做描述，而此集成电路是采用深沟道DRAM单元。输出模块130可以提供各种系统、次要系统及组件，例如包括显示器135、打印机136及网络接口138，另外，输出模块130还可以包括其它系统、次要系统、第二代处理器及组件(未绘示)以提供输出的能力，如同阴极射线管(Cathode Ray Tube)、液晶显示器(Liquid Crystal Display)或储存组件。再者，系统100及/或上述的模块、组件、构件或发明的功能的其中之一皆可以包含在任何合适的硬件、软件及软硬件的组合，而且可以包含如个别分开的系统或合并于其它组件以形成组合的组件或系统。
图2为本发明的使用深沟道DRAM单元模型作为模块化集成电路的示范流程图。参考图2，使用者(如工程师、设计师或集成电路设计师)利用输入模块105(如键盘)所提供的输入参数去开始进行(S205)相关于模块化集成电路的步骤，其输入参数定义可能的集成电路的设计，而此集成电路是采用深沟道DRAM单元。输入模块105提供一组输入参数给数据处理器120，其输入参数定义可能的集成电路的设计，而此集成电路是采用深沟道DRAM单元(S210)。有这组输入参数，数据处理器120设计包括至少数个深沟道DRAM单元的一个单元(S220)，利用储存在储存模块150的深沟道DRAM单元模型(S240)以执行电路仿真器(S230)来得到一组输出参数作为深沟道DRAM单元。如果这组最有希望的输出参数是可接受的(S250)，则数据处理器120提供这组输出参数至输出模块130以做为显示器135、打印机136或网络接口138。如果这组输出参数是不可接受的(S250)，则数据处理器120针对另一个集成电路的设计重复步骤S220-S250，而此集成电路是采用深沟道DRAM单元。更好地，当此组输出参数被决定是可接受的且提供合适的制造包括至少数个深沟道DRAM单元的一个单元的资料时(S260)，则结束相关于模块化集成电路的步骤(S270)。
开始进行相关于模块化集成电路的步骤(S205)，使用者利用输出模块105(如键盘)所提供的输入参数去开始进行(S205)相关于模块化集成电路的步骤，其输入参数定义可能的集成电路的设计，而此集成电路是采用深沟道DRAM单元。就这个未限制的例子而言，使用者可以使用键盘(未绘示)去提供此组输入参数，虽然在本实施例中使用者利用输出模块105(如键盘)所提供的输入参数去开始进行(S205)相关于模块化集成电路的步骤，然而处理器也可以开始进行(S205)相关于模块化集成电路的步骤。
为了定义包括至少数个深沟道DRAM单元的一个单元的集成电路(S210)，输入模块105提供一组输入参数给数据处理器120，其输入参数定义可能的集成电路的设计，而此集成电路是采用深沟道DRAM单元(S210)。在本实施例中，这些输入参数可以由使用者预先决定或由电路仿真器先前执行的程序或程序预先决定，就这个未限制的例子而言，输入参数包括更多不同的功能(functional)、性能(performance)、物理的(physical)、程序(process)、电学的(electrical)及环境的资料对应于可能的集成电路的设计，且此集成电路包括至少数个深沟道DRAM单元。例如，此组输入参数可以包括以下所列的一个或更多栅极氧化层宽度(gate oxide thickness)(tox)、最大供应电压(Vdd)、栅极材料的种类、基底掺杂浓度(substrate dopingconcentration)(NB)、源极/漏极接面厚度(source/drain junctiondepth)(NS，ND)、接面掺杂浓度(junction doping concentration)及操作温度(T)。就这个未限制的例子而言，例如在这组示范的输入参数包括tox＝70，Vdd＝2.5volts，n+多晶硅栅、NB＝3×1017atoms/cm3(p井)、NS＝ND＝1019及T＝85°华氏温度。
有这组输入参数，则数据处理器120设计至少数个深沟道DRAM单元(S220)的集成电路，为了设计包括至少数个深沟道DRAM单元的一个单元(S220)的集成电路，数据处理器120执行电路仿真器(S230)，电路仿真器可以组成各种不同的仿真器，例如包括SPICE、HSPICE、ELDO、SMASH、SABER、VERILOG或VHDL。数据处理器120提供此组输入参数至电路仿真器，数据处理器120撷取储存在储存模块150的深沟道DRAM单元模型(S240)。当电路仿真器计算出此组输出参数时，则深沟道DRAM单元模型所给予的此组输入参数限制了此组输出参数。此组输出参数提供有关于包括至少数个深沟道DRAM单元的一个单元的集成电路的性能的动态及/或静态的资料，再者，此动态及静态数据可以包括速度或噪声(例如从相邻的单元的互相干扰)资料，其资料是关于深沟道DRAM单元的瞬间电流与直流操作。
图3绘示本发明的使用深沟道DRAM单元模型图。参考图3，定义深沟道DRAM单元模型是由一组电气连接构件的组成，例如包括电源电阻(source resistance)(RS)、漏极电阻(Rd)、无边界接触窗(borderless contact(RCB)、埋入式带状(buried strap)电阻(RBS)、深沟道电阻(RDT)、深沟道电容(capacitance)(CDT)及耦合电容(CGC)。连接至深沟道电容的相邻的字符线(word line)(如端点A)的耦合电容(CGC)表现出例如由如同干扰的耦合效应所引起的噪声等，深沟道DRAM单元模型允许使用者去设计包括至少数个深沟道DRAM单元的一个单元的集成电路及决定一组输出参数描绘包括至少数个深沟道DRAM单元的一个单元的集成电路的动态与静态性能。就这个未限制的例子而言，深沟道DRAM单元模型允许使用者去模块化或仿真包含至少数个深沟道DRAM单元的一个单元的通用集成电路的速度(如写入速度及/或读出速度)。再者，其模型允许使用者在深沟道DRAM单元中去模块化或仿真由相邻的单元所引发的噪声。接下来，本发明的实施例提供一个新颖的方法与装置作为设计包括至少数个深沟道DRAM单元的一个单元的集成电路。并且，如图3所示的深沟道DRAM单元模型提供更精确的实际集成电路的性能的表示法，而此集成电路是最后的制造与组装。
图4绘示在深沟道DRAM单元模型中介于深沟道DRAM单元之间的单元位阶互相作用(例如由相邻的单元如同干扰般的耦合所引发的噪声)。参考图3与图4，图4的每一个DRAM单元对应于图3的深沟道DRAM单元模型，在图4中每一个DRAM单元所标注的”A”、”B”及”C”都个别对应于图3中的”A”、”B”及”C” 。图4图标端点A与端点B连接至不同得写入线(write line，WL)及端点C连接至位线(bit line，BL)，因为端点A连接至耦合电容(如图3的CGC)，所以本发明的实施例允许使用者去模块化或仿真由如同干扰的耦合效应所引发的噪声。
图5绘示对于深沟道DRAM的内存数组布局。参考图5，图5特别说明有数条位线(如位线510)、数个深沟道电容器(如深沟道电容器520)、数条字符线(如字符线530)及数个无边界接触窗(如无边界接触窗540)。参考图4与图5，字符线530与位线510是类似于图4的写入线(WL)与位线(BL)。
再次参考图2，如果征选出的输出参数是可接受的(S250)，则数据处理器120提供此组输入参数及/或此组输出参数至输出模块130以作为显示器135、打印机136或网络接口138。为了决定此组输出参数是否是可接受的(S250)，数据处理器120将此组输出参数与预先决定的一组标准做比较，就这个未限制的例子而言，数据处理器120可以将此组输出参数与预先决定的一组标准做比较，其标准可以包括可接受数值的范围以作为包括至少数个深沟道DRAM单元的一个单元的动态与静态的性能(如深沟道DRAM单元的噪声与速度)。此外，如果此组输出参数是可接受(S250)，则此组输出参数与此处输入参数提供适当的资料以作为制造(S260)包括至少数个深沟道DRAM单元的一个单元。
如果征选出的输出参数是不可接受的(S250)，则数据处理器120重复步骤S220-S250，例如从此组输入参数中改变至少其中一个参数(如改变源极/汲极接面厚度)作为设计包括至少数个深沟道DRAM单元的一个单元的集成电路。就这个未限制的例子而言，如果此组输出参数包含作为深沟道DRAM单元的噪声值超过了先决定的可接受的噪声值的范围，则数据处理器120(或使用者)可以此组输入参数中改变其中至少一个参数来产生另一个设计(S220)。在改变至少一个输入参数之后，数据处理器120利用储存在储存模块150的深沟道DRAM单元模型(S240)来执行电路仿真器(S230)以决定出另一组输出参数，数据处理器120则决定这个设计是否可接受(S250)。如果目前这组输出参数是可接受的，则数据处理器120提供这组输出参数至输出模块130以做为显示器135、打印机136或网络接口138；如果目前这组输出参数仍是不可接受的，数据处理器重复步骤S220-S250直到决定出一组可接受的输出参数为止。更好地，当此组输出参数被决定是可接受的且提供合适的制造包括至少数个深沟道DRAM单元的一个单元的资料时(S260)，则结束相关于模块化集成电路的步骤(S270)。
图6为本发明的使用深沟道DRAM单元模型作为模块化集成电路的示范流程图。如图6的说明，为了设计包括至少数个深沟道DRAM单元的一个单元的集成电路，使用者(如工程师、设计师或集成电路设计师)利用输入模块105(如键盘)去启用或执行在数据处理器120的电路仿真器(S610)，一旦启用电路仿真器，数据处理器120从输入模块105撷取一组输入参数以及从储存在储存模块150的模型数据库撷取深沟道DRAM单元模型(S630)，且数据处理器120使用电路仿真器、此组输入参数及深沟道DRAM单元模型来计算此组输出参数(S640)。如果此组输出参数是可接受的(S650)，则数据处理器120提供此组输出参数(S660)至输出模块130以作为显示器135、打印机136及网络接口138；如果征选的这组输出参数是不可接受的(S650)，则数据处理器120针对另一组输入参数来重复步骤S620-S650，其输入参数是对应于另一个包括至少数个深沟道DRAM单元的一个单元的集成电路的设计。更好地，在决定一组可接受的输出参数(S650)且数据处理器120此组输出参数(S660)至输出模块130之后，则结束相关于模块化集成电路的步骤(S670)。
为了启用电路仿真器，使用者利用输入模块105去启用或执行在数据处理器120中的电路仿真器(S610)。就这个未限制的例子而言，使用者可以使用键盘去启用电路仿真器(如SPICE、HSPICE、PSPICE、ELDO、VHDL、SMASH、SABER或VERILOG)来设计包括至少数个深沟道DRAM单元的集成电路，虽然在本实施例中是由使用者启用电路仿真器，然而处理器也是可以启用电路仿真器(S610)。
为了撷取此组输入参数(S620)，数据处理器从输入模块105撷取此组输入参数，输入模块105可以包括键盘(未绘示)、输入储存组件(未绘示)或是任何能够提供此组输入参数至数据处理器120的其它输入组件。此组输入参数是定义着包括至少数个深沟道DRAM单元的一个单元的集成电路，更好地，此组输入参数是预先决定且储存在一个输入储存组件。就这个未限制的例子而言，输入参数包括更多不同的功能、性能、物理的、制程、电学的及环境的资料，如此的资料是定义着可能包括至少数个深沟道DRAM单元的集成电路，例如，此组输入参数可以包括以下所列的一个或更多栅极氧化层宽度(tox)、最大供应电压(Vdd)、栅极材料的种类、基底掺杂浓度(NB)、源极/漏极接面厚度(NS，ND)、接面掺杂浓度及操作温度(T)。
为了撷取深沟道DRAM单元模型(S630)，数据处理器120从储存在储存模块150中模型数据库撷取深沟道DRAM单元模型，再次参考图3，定义深沟道DRAM单元模型是由一组电气连接构件的组成，例如包括电源电阻(RS)、漏极电阻(Rd)、无边界接触窗(RCB)、埋入式带状电阻(RBS)、深沟道电阻(RDT)、深沟道电容(CDT)及耦合电容(CGC)。再次参考图4，图4绘示在深沟道DRAM单元模型中的深沟道DRAM单元的单元位阶互相作用(例如由相邻的单元如同干扰般的耦合所引发的噪声)，就这个未限制的例子而言，深沟道DRAM单元模型(如图3与图4所示)允许使用者去模块化或仿真包含至少数个深沟道DRAM单元的一个单元的通用集成电路的速度(例如写入速度及/或读出速度)及/或噪声(例如由相邻的单元的干扰或耦合)。接下来，本发明的实施例提供一个新颖的方法与装置作为设计包括至少数个深沟道DRAM单元的一个单元的集成电路。
再次参考图6，数据处理器120利用电路仿真器、此组输入参数及深沟道DRAM单元模型等去计算此组输出参数(S640)，电路仿真器可以用不同的仿真器来组成，例如包括SPICE、HSPICE、PSPICE、ELDO、VHDL、SMASH、SABER或VERILOG，当电路仿真器计算此组输出参数时，则深沟道DRAM单元模型所给予的此组输入参数限制了此组输出参数。此组输出参数提供有关于包括至少数个深沟道DRAM单元的一个单元的集成电路的性能的动态及/或静态的资料，再者，此动态及静态的数据可以包括速度或噪声(例如从相邻的单元的互相干扰)等关联于深沟道DRAM单元的瞬间电流与直流操作。
如果所征选的此组输出参数是可接受的(S650)，则数据处理器120提供此组输出参数(S660)至输出模块130以作为显示器135、打印机136或网络接口138。为了决定此组输出参数是否是可接受的，数据处理器120将此组输出参数与预先决定的一组标准做比较，就这个未限制的例子而言，此组预先决定的标准可以包括可接受数值的范围以作为包括至少数个深沟道DRAM单元的一个单元的动态与静态的性能(例如深沟道DRAM单元的噪声与写入/读出的速度)。更好地，在一件一件个别处理的(case-by-case)基础上，作为预先决定的此组标准的特定数值做改变是取决于特定的设计，如果此组输出参数是可接受的，则此组输出参数提供集成电路性能的指示做最后地制造。
如果征选的这组输出参数是不可接受的(S650)，则数据处理器120针对另一组输入参数来重复步骤S620-S650，其输入参数是对应于另一个包括至少数个深沟道DRAM单元的一个单元的集成电路的设计。在针对另一组输入参数来重复步骤S620-S650之后，如果相对应的此组输出参数是可接受的(S650)，则数据处理器120提供此组输出参数(S660)至输出模块130以作为显示135、打印136或传送138；如果此组输出参数仍然是不可接受的(S650)，则数据处理器120重复步骤S620-S650。更好地，在数据处理器120提供所决定的可接受的(S650)此组输出参数至输出模块130之后(S660)，则结束相关于模块化集成电路的步骤(S670)。
因此，本发明系针对包括至少数个深沟道DRAM单元的一个单元的集成电路提供新颖的装置与方法。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的改进与变型，因此本发明的保护范围当以权利要求书为准。
权利要求
1.一种模块化集成电路的方法，其特征在于包括执行一电路仿真器以设计一集成电路，其中该集成电路包括至少复数个深沟道DRAM单元的一个单元；以及使用该电路仿真器来计算该些深沟道DRAM单元的每一个单元的一组输出参数，其中计算该组输出参数更包括使用一深沟道DRAM单元模型以作为该些深沟道DRAM单元的每一个单元。
2.如权利要求1所述的方法，其特征在于更包括提供代表至少该些深沟道DRAM单元的一个单元的该组输出参数来当做一输出。
3.如权利要求1所述的方法，其特征在于更包括根据该组输出参数以制造该集成电路。
4.如权利要求1所述的方法，其特征在于其中该计算更包括定义该组输出参数所代表至少该些深沟道动态随机存储器(DRAM)单元的一个单元的该集成电路的性能资料。
5.如权利要求4所述的方法，其特征在于其中该定义更包括定义性能资料是包含静态与动态的信息。
6.如权利要求5所述的方法，其特征在于其中该定义更包括定义静态与动态的信息是包含所对应介于相邻的DRAM单元之间的干扰的噪声信息。
7.如权利要求1所述的方法，其特征在于其中该计算更包括定义该组输出参数所代表至少该些深沟道动态随机存储器(DRAM)单元的一个单元的性能资料。
8.如权利要求1所述的方法，其特征在于其中该计算更包括定义一耦合电容(CGC)串联于一写入线的一端点的该深沟道DRAM单元模型。
9.如权利要求1所述的方法，其特征在于其中该计算更包括使用SPICE当做该电路仿真器。
10.一种模块化集成电路的装置，其特征在于包括作为执行一电路仿真器以设计一集成电路的装置，其中该集成电路包括至少复数个深沟道DRAM单元的一个单元；以及作为使用该电路仿真器以计算该些深沟道DRAM单元的每一个单元的一组输出参数的装置，其中计算该组输出参数的装置更包括使用一深沟道DRAM单元模型以作为该些深沟道DRAM单元的每一个单元。
11.如权利要求10所述的装置，其特征在于更包括输出装置是用以提供代表至少该些深沟道DRAM单元的一个单元的该组输出参数当做一输出。
12.如权利要求10所述的装置，其特征在于更包括根据作为计算的该装置所计算出的该组输出参数以作为制造该集成电路的装置。
13.如权利要求10所述的装置，其特征在于其中作为计算的该装置更包括用以定义该组输出参数所代表至少该些深沟道动态随机存储器(DRAM)单元的一个单元的该集成电路的性能资料的装置。
14.如权利要求13所述的装置，其特征在于其中用以定义的该装置更包括用以定义性能资料是包含静态与动态的信息的装置。
15.如权利要求14所述的装置，其特征在于其中作为定义的该装置更包括用以定义静态与动态的信息是包含所对应介于相邻的DRAM单元之间的干扰的噪声信息的装置。
16.如权利要求10所述的装置，其特征在于其中该计算更包括定义该组输出参数所代表至少该些深沟道动态随机存储器(DRAM)单元的一个单元的性能资料。
17.如权利要求10所述的装置，其特征在于其中作为计算的该装置更包括用以定义包括一耦合电容(CGC)串联于一写入线的一端点的该深沟道DRAM单元模型的装置。
18.如权利要求10所述的装置，其特征在于其中作为计算的该装置更包括用以使用SPICE当做该电路仿真器的装置。
19.一种计算机程序产品，包括具有计算机可读取码的计算机可读取媒体，其特征在于当计算机执行时，将使计算机去模块化具有至少复数个深沟道DRAM单元的一个单元的一集成电路，包括下列在计算机中作为产生动作的计算机可读取程序作为执行一电路仿真器以设计一集成电路的程序代码，其中该集成电路包括至少该些深沟道DRAM单元的一个单元；以及作为使用该电路仿真器以计算该些深沟道DRAM单元的每一个单元的一组输出参数的程序代码，其中计算该组输出参数的程序代码更包括使用一深沟道DRAM单元模型以作为该些深沟道DRAM单元的每一个单元。
20.如权利要求19所述的计算机程序产品，其特征在于其中该计算机程序产品更包括用以提供至少该些深沟道DRAM单元的一个单元的该组输出参数的计算机码。
21.如权利要求19所述的计算机程序产品，其特征在于其中该计算机程序产品更包括根据作为计算的该程序代码所计算出的该组输出参数以作为制造该集成电路的计算机码。
22.如权利要求19所述的计算机程序产品，其特征在于其中作为计算的该程序代码更包括用以定义该组输出参数所代表至少该些深沟道动态随机存储器(DRAM)单元的一个单元的该集成电路的性能资料的程序代码。
23.如权利要求22所述的计算机程序产品，其特征在于其中用以定义的该程序代码更包括用以定义性能资料是包含静态与动态的信息的程序代码。
24.如权利要求23所述的计算机程序产品，其特征在于其中作为定义的该程序代码更包括用以定义静态与动态的信息是包含所对应介于相邻的DRAM单元之间的干扰的噪声信息的程序代码。
25.如权利要求19所述的计算机程序产品，其特征在于其中作为计算的该程序代码更包括定义该组输出参数所代表至少该些深沟道动态随机存储器(DRAM)单元的一个单元的性能资料的程序代码。
26.如权利要求19所述的计算机程序产品，其特征在于其中作为计算的该程序代码更包括用以定义包括一耦合电容(CGC)串联于一写入线的一端点的该深沟道DRAM单元模型的程序代码。
27.如权利要求19所述的计算机程序产品，其特征在于其中作为计算的该程序代码更包括用以使用SPICE当做该电路仿真器的程序代码。
全文摘要
本发明包括至少数个深沟道动态随机存储器(DRAM)单元的一个单元的集成电路的性能的方法与装置。此方法包括执行一电路仿真器以作为设计至少数个深沟道动态随机存储器(DRAM)单元的一个单元的集成电路。再者,此方法包括使用电路仿真器计算每一个DRAM单元的一组输出参数,例如使用一深沟道DRAM单元模型以作为每一个DRAM单元。
文档编号H01L21/82GK1378273SQ0110953
公开日2002年11月6日 申请日期2001年3月30日 优先权日2001年3月30日
发明者杨士贤, 王是琦 申请人:华邦电子股份有限公司