专利名称：嵌入式动态随机存储器的制造方法
技术领域：
本发明是关于一种半导体组件的制造方法，特别是关于一种嵌入式动态随机存储器(Embedded DRAM)的制造方法。
半导体组件为了达到降低成本，简化制造步骤的需求，而将内存区(Memory Cell)与逻辑电路区(Logic Circuit)的组件整合在同一芯片上已逐渐成为一种趋势，例如将动态随机存储器(DRAM)与逻辑电路组件的制造架构在同一芯片上，称其为嵌入式动态随机存储器。公知所谓的嵌入式内存结构，是将用作内存的晶体管与用作逻辑组件的晶体管，都形成在同一个芯片(Wafer)上。但是，由于用作内存的晶体管与用作逻辑组件的晶体管本身由于对于特性的要求并不相同，因此在制造上必须做一些修正以符合要求。例如对逻辑组件而言，操作速度愈快愈好。而对存储单元而言，重要的反而是电容器的更新周期愈久愈好。因此在存储单元区与逻辑电路区制作晶体管的制造中，两种不同的晶体管制造是有所差异的。
图1是公知嵌入式DRAM的晶体管部份剖面图，从中可看出在逻辑组件的晶体管和存储单元的晶体管间的差异。
请参照图1，逻辑电路区102和存储单元区104分别代表基底100上形成逻辑组件和存储单元的区域。在存储单元区104上形成有三个晶体管108、110和112；而在逻辑电路区102上则形成有晶体管106。其中，晶体管108、110、112和106的栅极导体层分别由复晶硅、硅化钨与氮化硅所构成。
随着半导体组件积集度增加，组件中的图案与线宽亦逐渐缩小，导致组件中的栅极与导线的接触电阻增高，产生较长的电阻-电容延迟(RC Delay)，影响组件操作速度。由于金属硅化物的电阻较多晶硅(Polysilicon)低，且其热稳定性也比一般内连线材料(例如铝)高，因此为了降低漏极(Drain)与源极(Source)的片电阻(Sheet Resistance)，并确保金属与半导体组件的间浅接面(Shallow Junction)的完整，可在栅极与源极/漏极和金属连线的连接接口形成金属硅化物，以降低栅极与源极/漏极和金属连线的间的电阻。
因此，接着在基底100上沉积一层共形的阻障层，以覆盖基底100。然后，在存储单元区104形成一罩幕层，以暴露出逻辑电路区102的阻障层的后，接着剥除逻辑电路区102的阻障层，以裸露出基底100。继之，进行一金属硅化制造，以在逻辑电路区102的源极/漏极区114表面上形成金属硅化物118。
在内存区组件追求可靠度(Reliability)，逻辑电路区追求高效能(High Performance)的优先级下，公知为了符合逻辑组件操作速度较快的要求，会在逻辑电路区102的源极/漏极区114表面上，制作自对准金属硅化物118，以降低阻值。另一方面，为了符合使存储单元区104的DRAM维持较长的更新周期，必须避免与电容器相接的源极/漏极区116发生漏电流现象，故在存储单元区104的晶体管108、110和112的源极/漏极116表面不能形成金属硅化物。
因此，公知在逻辑电路区102制作自对准金属硅化物时，必须先将存储单元区104表面覆盖一层阻障层。待金属硅化物制作完成后再将其阻障层去除。
最后，去除存储单元区104的罩幕层与阻障层的后，再分别于存储单元区104与逻辑电路区102的基底100上形成一与存储单元区104与逻辑电路区102的源极/漏极区116、114电性耦接的复晶硅插塞和钨插塞。
由于在DRAM的源极/漏极区所掺杂的浓度较低，故若与金属钨接触将无法形成良好的欧姆接触(Ohmic Contact)。因此，在DRAM中常用掺杂的复晶硅作为与其源极/漏极接触的材料。当然由此形成的接触阻值是较高的，所以若能同时在DRAM及逻辑电路区形成钨插塞，则不仅能降低DRAM接触窗的阻值，同时也可简化制造步骤。
所以，最理想的状况当然是在逻辑电路区，晶体管的源极/漏极表面能形成金属硅化物；在存储单元区，晶体管的源极/漏极区表面也能形成金属硅化物且不会造成源极/漏极区接面(Junction)漏电流的增加。然而，由上述制造方法看来，以公知的制造方法显然无法达到此目标。
有鉴于此，本发明提出一种嵌入式动态随机存储器的制造方法，该方法包括提供一具有逻辑电路区和存储单元区的基底，其中逻辑电路区和存储单元区分别代表基底上形成逻辑电路组件和存储单元的区域。其中，在存储单元区的电容器可以是在基底下以深沟道(DeepTrench)的方式，也可以是形成在晶体管完成的后加在晶体管上层的堆栈结构(Stack)。但因本发明与电容器的形成无直接关联，故在此不加详述。
首先，利用浅沟道隔离结构定义出主动区(Active Region)。接着，于基底上形成闸介电层。然后，在闸介电层上形成复晶硅层。其中，此复晶硅层的掺杂方式可以是临场(In-Situ)掺杂n+型或n+/p+双重掺杂。之后，在复晶硅层上依序形成一层金属硅化物层以及一层顶盖层。
接着，利用反应性离子蚀刻法定义出栅极导体层(GateConductor)，其中栅极导体层包括顶盖层、金属硅化物层、复晶硅层与闸介电层。然后，利用一热氧化法将反应性离子蚀刻时可能损害到的闸介电层修复。之后，可以是浅掺杂漏极结构(LDD)的掺杂步骤。接着，在栅极导体层侧壁形成间隙壁。继之，在经过表面清洗后，选择性地在裸露的基底表面上形成一层未掺杂的磊晶硅层，以作为逻辑电路区及存储单元区的源极区和漏极区。然后，进行高浓度N+及P+的离子掺杂。接着，进行一金属硅化制程，以同时在逻辑电路区的源极/漏极区，以及存储单元区的源极区和漏极区上形成一层金属硅化物层。之后，在基底上沉积一层阻挡层，以覆盖基底表面。然后，在阻挡层上全面沉积一层介电层。接着，于介电层上形成一层可同时暴露出预定形成DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗区域的罩幕层。然后，以阻挡层为蚀刻终止层，先进行第一次蚀刻步骤，蚀刻部分介电层。之后，再进行第二次蚀刻步骤，去除阻挡层，以形成暴露出金属硅化物层的逻辑组件源极/漏极接触窗，以及DRAM存储单元位线接触窗。然后，再利用一次罩幕层将栅极导体层的接触窗蚀刻开来。其后，再同时在逻辑组件源极/漏极接触窗、DRAM存储单元位线接触窗，以与门极导体层接触窗中形成金属插塞。最后，以公知的金属及介电层的后段制程完成整个嵌入式动态随机存储器的制作。
本发明的特征在于其通过未掺杂的磊晶硅层在基底上形成逻辑电路区与存储单元区的源极/漏极区，故可同时在逻辑电路区以及存储单元区的源极/漏极区上形成金属硅化物层，增加组件操作速度，且不会造成漏电流问题的发生。
另外，本发明通过两段式的蚀刻方式形成暴露出金属硅化物层的逻辑组件源极/漏极接触窗，以及DRAM存储单元位线接触窗，故不会造成金属硅化物层的流失，影响组件的可靠度。
再者，本发明可同时完成逻辑组件源极/漏极接触窗，以及DRAM存储单元位线接触窗的金属插塞的制作，进而减少制造步骤。
为让本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图，作详细说明如下图面说明图1是公知嵌入式DRAM的晶体管部份剖面示意图；以及图2A至图2D所绘示的是依照本发明一较佳实施例，一种嵌入式动态随机存储器的制造流程剖面示意图。
附图标记说明100、200基底102、202逻辑电路区104、204存储单元区
106、108、110、112晶体管114、116 源极/漏极区118 金属硅化物206、208 栅极导体层210、212 间隙壁214 源极/漏极区216 源极区218 漏极区220、222 金属硅化物层224 阻挡层226、226a、226b 介电层228 逻辑组件源极/漏极接触窗230 DRAM存储单元位线接触窗232、234 金属插塞图2A至图2D是依照本发明一较佳实施例，一种嵌入式动态随机存储器的制造流程剖面示意图。
首先，请参照图2A，提供一具有复数个组件隔离结构201，以及逻辑电路区202和存储单元区204的基底200，其中逻辑电路区202和存储单元区204分别代表基底200上形成逻辑电路组件和存储单元的区域。接着，同时在逻辑电路区202和存储单元区204上分别形成复数个栅极导体层206与208。栅极导体层206的间的空间间距较栅极导体层208的间的空间间距大。换句话说，位于存储单元区204的栅极导电层208空间间距较紧密；位于逻辑电路区202的栅极导体层206空间间距较宽松。
其中，形成栅极导体层206与208的方法包括下列步骤首先利用组件隔离结构201，例如浅沟道隔离结构定义出主动区。接着，于基底200上形成闸介电层。然后，在闸介电层上形成复晶硅层。其中，此复晶硅层的掺杂方式可以是临场掺杂n+型或n+/p+双重掺杂。之后，在复晶硅层上依序形成一层金属硅化物层以及一层顶盖层。接着，利用反应性离子蚀刻法定义出栅极导体层。其中，栅极导体层206和208系由复晶硅层、金属硅化物层与顶盖层所组成。其中，栅极导体层206和208的金属硅化物层比如为硅化钨(WSix)，其功用在于改善复晶硅栅极阻值的问题；而该顶盖层的材质比如为氮化硅。
更进一步地，在存储单元区204的电容器可以是在基底200下以深沟道的方式，也可以是形成在晶体管完成的后加在晶体管上层的堆栈结构。但因本发明与电容器的形成无直接关联，故在此不加详述。
此外，在栅极导体层206和208利用反应性离子蚀刻定义后，接着进行一热氧化步骤，用以修复因反应性离子蚀刻(RIE)而遭受损害的闸介电层。继之，假若制造上有所需要，可对逻辑电路区202和存储单元区204进行浅掺杂漏极结构的掺杂步骤，以在基底200形成浅掺杂漏极区。
请参照图2B，在栅极导体层206和208的侧壁同时形成间隙壁210与212。接着，在表面清洗步骤之后，选择性地在裸露的硅基底200表面上形成一层未掺杂的磊晶硅层，以作为逻辑电路区202的源极/漏极区214，以及存储单元区204的源极区216和漏极区218。其中，未掺杂的磊晶硅层的厚度约为500-800埃，且形成的方法是利用低温选择性磊晶技术，比如使用SiH4、H2和Cl2的混合气体，在温度大约600℃，压力约1托耳(Torr)的条件下形成。
然后，为了提高由未掺杂的磊晶硅层所形成的逻辑电路区202源极/漏极区214，以及存储单元区204源极区216和漏极区218的导电性，所以须对未掺杂的磊晶硅层进行掺杂。由于在本发明中，具有周边电路的DRAM数组组件与逻辑组件并无差异，故在基底200上可形成暴露出NMOS源极/漏极区的N+罩幕层，以利进行N+离子掺杂步骤。其中，N+离子掺杂步骤所植入的离子为砷(As)，掺杂离子浓度约为1-3E15 ions/cm3，植入能量约为45-75KeV。接着，在基底200上形成暴露出PMOS源极/漏极区的P+罩幕层，以利进行P+离子掺杂步骤。其中，P+离子掺杂步骤所植入的为氟化硼(BF2)，其浓度约为1-3E15 ions/cm3，植入能量约为30-50KeV。
请参照图2C，由于组件尺寸的日渐缩小，金属硅化物的成长会因金属硅化物与硅接触的应力太大，或是成核位置(Nucleation Site)太少，导致金属硅化物薄膜品质不佳，致使片电阻(Sheet Resistant)增加，而影响组件操作的效能。因此，在形成自对准金属硅化物时，通常会先将复晶硅栅极和源极/漏极区的表面先进行非晶化处理(Pre-Amorphization Implant，PAI)，使其表面形成一层非晶硅(Amorphous Silicon)层，再进行自对准金属硅化物的制程，以得到较低的片电阻。
所以，接着进行一离子植入步骤，以将逻辑电路区202的源极/漏极区214，以及存储单元区204的源极区216和漏极区218表面破坏形成一非晶硅薄层(未绘示于图)，使其非晶化，增加成核位置，使后续进行的自行对准金属硅化物的制程能得到品质较好的金属硅化物。其中，此非晶化处理的离子植入步骤的掺质例如为砷离子(As+)，其浓度约为2-10E13 ions/cm3，植入能量约为30-50KeV。
接着，例如利用溅镀的方式，在基底200上形成毯覆式的金属层(未绘示于图)，其材质比如为钛或钴，甚至是其它传统金属硅化制造所采用的金属。其中，以钛为例，金属钛层的厚度约为150-300埃。然后，利用第一段快速加热回火(Rapid Thermal Anneal，RTA)的制程，在温度约650-710度的氮气氛围下，同时使逻辑电路区202的源极/漏极区214，以及存储单元区204的源极区216和漏极区218表面反应形成的金属硅化物层220、222。的后，再利用比如湿蚀刻的方式将未参与反应或反应后所剩余的Ti/TiN层金属层移除，其移除方式比如利用RCA清洗液清除。而第二阶段的快速加热制程则是在氮气氛围下，提高温度至温度约800-820度，以使硅化钛层由高电阻的C49相硅化钛转变成低电阻的C54相硅化钛。
然后，在基底200上全面性地形成一层共形的阻挡层224，以完全覆盖栅极导体层206、208和金属硅化物层220、222。其中，此阻挡层224例如是氮化硅，厚度约200-350埃。其形成的方法例如是化学气相沉积法，或是其它适用的公知方法。
之后，在基底200上全面沉积一层平坦化的介电层226。其中，介电层226是由硼磷硅玻璃(Borophosphosilicate Glass；BPSG)等材质所制成，而其形成的方式例如以化学气相沉积法(Chemical VaporDeposition；CVD)沉积一层介电层，之后再平坦化此介电层。
请参照图2D，形成一层罩幕层(未绘示于图)于介电层226上。其中，此罩幕层可同时暴露出预定形成DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗的区域。接着，以阻挡层224为蚀刻终止层，先进行第一次蚀刻步骤，蚀刻介电层226。之后，进行第二次蚀刻步骤，去除阻挡层224，以形成暴露出金属硅化物层220、222的逻辑组件源极/漏极接触窗228与DRAM存储单元位线接触窗230。然后，于介电层226上形成一罩幕层(未绘示于图)，以暴露出栅极导体层接触窗的区域。接着，再以栅极导体层的金属硅化层为蚀刻终止层，去除部分介电层226，以形成栅极导体层接触窗(未绘示于图)。
然后，形成一金属层于基底200之上，其材质例如可为金属钨，而形成的方法包括以WF6为主要气源的化学气相沉积法(CVD)，在温度约415-445度下形成一层厚度约为4000埃左右的毯覆式金属钨。其中，在沉积金属层的前，更包括先于基底200的上形成一层厚度约为400埃左右的共形的阻障层(未绘示于图)，用作提升钨与其它材质间的附着能力。其中，阻障层的材质比如为钛。以金属钛层为例，在金属钛层沉积之后，于(H2+N2)的气体氛围下进行温度约550度左右的快速加热回火制造。接着，对金属层进行回蚀至介电层226为止，以同时在逻辑组件源极/漏极接触窗228、DRAM存储单元位线接触窗230中形成金属插塞232和234，以及也同时在栅极导体层接触窗中形成金属插塞(未绘示于图)。其中，回蚀的方式例如是化学机械研磨法(CMP)。
由于W-CVD具极佳的阶梯覆盖能力，所以以CVD法来沉积作为插塞用途的金属钨，已俨然成为各VLSI量产厂商的标准制造方法之一。而且，本发明同时于逻辑组件源极/漏极接触窗228，以及DRAM存储单元位线接触窗230中形成的钨插塞再配合同时在逻辑电路区202的源极/漏极区214，以及存储单元区204源极区216和漏极区218上形成的金属硅化物层220、222，不但可降低RC提高组件操作速度，而且还可减少制造步骤。
本发明由于分两次蚀刻步骤，首先先以氮化硅阻挡层224为蚀刻终止层，进行第一次蚀刻步骤，蚀刻介电层226。之后，再进行第二次蚀刻步骤，去除阻挡层224，以形成暴露出金属硅化物层220、222的逻辑组件源极/漏极接触窗228与DRAM存储单元位线接触窗230，因此不会造成金属硅化物层220、222的流失，影响组件的可靠度。
另外，本发明的逻辑电路区202的源极/漏极区214，以及存储单元区204的源极区216和漏极区218系用未掺杂的磊晶硅层在基底200上形成，故本方法可同时在逻辑电路区202以及存储单元区204的源极/漏极区上形成金属硅化物层，增加组件操作速度而不会有公知漏电流的问题发生。
综上所述，本发明所提出的嵌入式动态随机存储器的制造方法，具有以下的特点(1)本发明的嵌入式动态随机存储器的制造方法，是通过未掺杂的磊晶硅层在基底上形成逻辑电路区的源极/漏极区，以及存储单元区的源极区和漏极区，故本方法可同时在逻辑电路区的源极/漏极区，以及存储单元区的源极区和漏极区上形成金属硅化物层，增加组件操作速度，且不会有公知漏电流的问题发生。
(2)本发明的嵌入式动态随机存储器的制造方法，可通过两段式的蚀刻方式形成暴露出金属硅化物层的逻辑组件源极/漏极接触窗，以及DRAM存储单元位线接触窗，以避免金属硅化物层流失而影响组件的可靠度，且可增加制造预度。
(3)本发明的嵌入式动态随机存储器的制造方法，可同时完成逻辑组件源极/漏极接触窗，以及DRAM存储单元位线接触窗的金属插塞的制作，进而减少制造步骤。
虽然本发明已以一较佳实施例阐明如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当以权利要求书范围所界定为准。
权利要求
1.一种嵌入式动态随机存储器的制造方法，其特征在于其应用于具有存储单元区和逻辑电路区的基底，在存储单元区与逻辑电路区的基底上已形成有复数个栅极导体层，且同时在这些栅极导体层的侧壁形成间隙壁，该方法包括在裸露的基底上形成磊晶硅层，以作为逻辑电路区的源极/漏极区，以及该存储单元区的源极区和漏极区；在逻辑电路区的源极/漏极区，以及存储单元区的源极区和漏极区上同时形成金属硅化物层；在基底上形成共形的阻挡层；在基底上形成介电层；以阻挡层为蚀刻终止层，进行第一蚀刻步骤，去除位于预定形成DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗区域的介电层；进行第二蚀刻步骤，去除阻挡层，以形成暴露出金属硅化物层的DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗；以及同时在DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗中形成插塞。
2.根据权利要求1所述的嵌入式动态随机存储器的制造方法，其特征在于在存储单元区的基底中包括深沟道电容器。
3.根据权利要求1所述的嵌入式动态随机存储器的制造方法，其特征在于栅极导体层是由复晶硅层、硅化钨物层与氮化盖层所组成。
4.根据权利要求1所述的嵌入式动态随机存储器的制造方法，其特征在于磊晶硅层的形成方法包括下列步骤选择性地在裸露的基底表面上形成未掺杂的磊晶硅层；在基底上形成第一罩幕层，以进行第一导电型离子掺杂步骤；以及在基底上形成第二罩幕层，以进行第二导电型离子掺杂步骤，其中第二导电型离子与第一导电型离子电性相反。
5.根据权利要求4所述的嵌入式动态随机存储器的制造方法，其特征在于未掺杂的磊晶硅层的形成方法是利用低温选择性磊晶技术，使用SiH4、H2和Cl2的混合气体，在温度600℃，压力1托耳(Torr)的条件下形成。
6.根据权利要求4所述的嵌入式动态随机存储器的制造方法，其特征在于未掺杂的磊晶硅层的厚度为500-800埃。
7.根据权利要求4所述的嵌入式动态随机存储器的制造方法，其特征在于第一导电型离子掺杂步骤所植入的离子包括N型的砷离子，其浓度为1-3E15 ions/cm3，植入能量为45-75KeV。
8.根据权利要求4所述的嵌入式动态随机存储器的制造方法，其特征在于第二导电型离子掺杂步骤所植入的包括P型的氟化硼，其浓度为1-3E15 ions/cm3，植入能量为30-50KeV。
9.根据权利要求1所述的嵌入式动态随机存储器的制造方法，其特征在于金属硅化物层包括硅化钛层。
10.根据权利要求1所述的嵌入式动态随机存储器的制造方法，其特征在于金属硅化物层包括硅化钴层。
11.根据权利要求1所述的嵌入式动态随机存储器的制造方法，其特征在于阻挡层的材质包括氮化硅。
12.根据权利要求1所述的嵌入式动态随机存储器的制造方法，其特征在于介电层的材质包括BPSG。
13.根据权利要求1所述的嵌入式动态随机存储器的制造方法，其特征在于插塞包括钨插塞。
14.一种嵌入式动态随机存储器的制造方法，其特征在于其应用于具有存储单元区和逻辑电路区的基底，在存储单元区与逻辑电路区的基底上已形成有复数个栅极导体层，且同时在这些栅极导体层的侧壁形成间隙壁，该方法包括在裸露的基底上形成磊晶硅层，以作为逻辑电路区的源极/漏极区，以及存储单元区的源极区和漏极区；在逻辑电路区的源极/漏极区，以及存储单元区的源极区和漏极区上同时形成金属硅化物层；在基底上形成共形的阻挡层；在基底上形成介电层；进行蚀刻步骤，去除位于预定形成DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗区域的介电层和阻挡层，以形成暴露出金属硅化物层的DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗；以及在DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗中形成插塞。
15.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于在存储单元区的基底中包括有深沟道电容器。
16.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于在存储单元区的基底上包括有堆栈电容器。
17.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于栅极导电层是由复晶硅层、硅化钨层与氮化盖层所组成。
18.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于磊晶硅层的形成方法包括下列步骤选择性地在裸露的基底表面上形成未掺杂的磊晶硅层；在基底上形成第一罩幕层，以进行第一导电型离子掺杂步骤；以及在基底上形成第二罩幕层，以进行第二导电型离子掺杂步骤，其中第二导电型离子与第一导电型离子电性相反。
19.根据权利要求18所述的嵌入式动态随机存储器的制造方法，其特征在于未掺杂的磊晶硅层的形成方法是利用低温选择性磊晶技术，使用SiH4、H2和Cl2的混合气体，于温度约600℃，压力约1托耳(Torr)的条件下形成。
20.根据权利要求18所述的嵌入式动态随机存储器的制造方法，其特征在于未掺杂的磊晶硅层的厚度约为500-800埃。
21.根据权利要求18所述的嵌入式动态随机存储器的制造方法，其特征在于第一导电型离子掺杂步骤所植入的离子包括N型的砷离子，其浓度约为1-3E15 ions/cm3，植入能量约为45-75KeV。
22.根据权利要求18所述的嵌入式动态随机存储器的制造方法，其特征在于第二导电型离子掺杂步骤所植入的包括P型的硼离子，其浓度约为1-3E15 ions/cm3，植入能量约为30-50KeV。
23.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于金属硅化物层包括硅化钛层。
24.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于金属硅化物层包括硅化钴层。
25.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于阻挡层的材质包括氮化硅。
26.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于介电层的材质包括BPSG。
27.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于蚀刻步骤包括下列步骤以阻挡层为蚀刻终止层，进行第一蚀刻步骤，去除位于一预定形成DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗区域的该介电层；以及进行第二蚀刻步骤，去除该阻挡层，以形成暴露出金属硅化物层的DRAM存储单元位线接触窗，以及逻辑组件源极/漏极接触窗。
28.根据权利要求14所述的嵌入式动态随机存储器的制造方法，其特征在于插塞包括钨插塞。
全文摘要
本发明涉及一种嵌入式动态随机存储器的制造方法,它可同时在逻辑电路区以及存储单元区的源极/漏极区上形成金属硅化物层,增加组件操作速度,而不会造成漏电流的问题发生。且可同时完成逻辑组件源极/漏极接触窗,以及DRAM存储单元位线接触窗的金属插塞的制作,减少制程步骤。
文档编号H01L21/82GK1378274SQ0110973
公开日2002年11月6日 申请日期2001年3月29日 优先权日2001年3月29日
发明者谢文贵 申请人:华邦电子股份有限公司