专利名称：硅绝缘体结构半导体器件的制作方法
技术领域：
本发明涉及具有硅绝缘体(SOI)结构半导体器件，特别涉及减轻“弯折效应”的SOI结构半导体器件。
制造于例如SOS、SIMOX或BSOI衬底等一般已知SOI结构上的MOSFET,能够低压高速工作。除此之外，与制造于体硅衬底上的器件相比，SOIMOSFET的优点是实现较小的布局面积。
同时，尽管体硅MOSFET具有四个端子(栅，漏，源和衬底)，而SOIMOSFET却仅有三个端子(栅，漏和源)。因此，SOIMOSFET会使器件的电特性尤其是短沟道效应、漏/源间的击穿电压等退化。
更具体说，在体硅MOSFET中，如图7(a)和7(b)所示，寄生双极(NPN)晶体管具有固定于衬底上的基极，MOSFET的衬底一源结被反偏。因此，甚至在MOSFET的漏区附近产生碰撞电离电流Ii时，寄生双极晶体管也几乎不影响MOSFET的工作。
另一方面，在SOIMOSFET中，如图8(a)和8(b)所示，寄生双极晶体管具有由浮置状态的表面半导体层构成的基极，因此，在MOSFET的一般工作过程中，在MOSFET的漏区附近产生的碰撞电离电流Ii用作寄生双极晶体管的基极电流，产生正反馈效应，结果引起短沟道效应劣化和漏/源间的击穿电压下降。除此之外，在MOSFET的沟道区形成为较厚的表面半导体层时，其工作变为局部耗尽模式，由于碰撞电离，其输出特性中出现所谓的“弯折效应”，所以SOIMOSFET特性明显受限。
图9(a)和9(b)是展示具有浮置本体的普通SOIMOSFET的特性的曲线图，其中图9(a)中展示了亚阈电流Id和栅电压Vg间的关系，而图9(b)展示了输出电流Id和漏一源电压Vd间的关系。顺便提一下，该SOI晶体管的例子的栅长L=0.35微米，沟道宽度W=10微米，栅氧化膜厚度=7nm，表面硅本体层厚度=50nm，掩埋绝缘膜厚度=120nm。除此之外，应用于低电压驱动的LSIs时，备用电流限制了便携系统的电池寿命，这由Vg=OV时的晶体管电流决定。
在漏电压Vd＞Vdk时，观察可能是由于碰撞电离造成的弯折效应。这种情况下，弯折效应起始电压Vdk为约0.9V。
源于碰撞电离的过量主要载流子(对于NMOSFET来说是空穴)升高了浮置本体的电位，在I-V特性中产生弯折效应。
本体电位的升高会使阈值电压下降，在图9(a)所示的Id-Vg特性曲线中，将观察到亚阈值摆动(S因子)减小。更具体说，S=85mV/dec适用于Vd=0.1V，S=35mV/dec适用于Vd=1.5V(Vd＞Vdk)。这是由SOI衬底中过量主载流子的累积造成的。
一般说，弯折效应取决于碰撞电离、本体中载流子的寿命等，因此，难以预先确定和控制。另外，弯折效应会使器件特性发生大的波动，尤其是在低电压工作的器件中不希望的备用泄漏电流(standby leakage current)发生波动。
为了克服这些缺点，下面作为例子提出了不同的方法。然而，目前的状况是，这些方法中任何一种都未能成功地有效防止弯折效应，同时不使SOIMOSFET的各特性退化。
(1)SOIMOSFET构成为沟道区由全耗尽的低浓度杂质薄表面半导体层形成。于是，可以得到全耗尽模式的SOIMOSFET，理论上可以防止弯折效应。
为了实际防止全耗尽模式SOIMOSFET的弯折效应，在以使用厚50nm的表面半导体层作为例子的情况下，需要将杂质浓度设定得远低于1×1017cm-3，低阈值电压为约0.1V。然而，这种情况下，MOSFET的截止漏电流增大。
(2)例如如
图10所示，SOIMOSFET形成于颈缩形状的有源区11上，本体接触13形成在有源区11中(参见日本专利申请公开公报8431/1996)。于是由较厚表面半导体层形成的沟道区可以在固定电位保持不变，所以在使用体硅的器件中，可以抑制浮置本体效应和寄生双极效应。
然而，在固定沟道区的电位的情况下，本体接触13需要占据面积，结果是增大了元件面积。除此之外，在表面半导体层已经全耗尽时，使得浮置本体效应和寄生双极效应的抑制无效。另外，在沟道区电位固定时，背栅效应和漏结电容增大，易导致器件质量下降。
(3)例如，如图11所示，两个SOI MOSFETs串联，以便在电浮置状态下共用漏14(参见日本专利申请公开公报218425/1993)。
然而，对于具有亚半微米级的沟道长度的器件来说，难以实现SOIMOSFETs。例如，在栅长为0.35微米的器件中，每个P型区15,16的沟道长度d变为约0.1微米。这种长度基本上等于在N+杂质扩散层中的横向扩散长度。因此，特别难控制扩散层的杂质扩散。另外，在沟道长度d约为0.1微米时，从漏区14延伸的耗尽层区穿过整个沟道区16。因此非常难控制器件特性。
(4)如图12所示，利用由N型单晶硅构成的表面硅层20构成SOIMOSFET，其表面沟道21设定为P型(参见日本专利申请公开公报13376/1987)。由于这种结构，碰撞电离产生的穴在N型表面硅层20中复合，所以可以抑制弯折效应。除此之外，可以通过在MOSFET的截止态下全耗尽表面硅层20，抑制源一漏泄漏电流。
然而，该结构的问题是容易发生短沟道效应和穿通，以及由短沟道效应引起的亚沟道漏电。
(5)如图13所示，SOIMOSFET制造成在表面硅层30中在沟道中间部分具有N型区31的结构(参见日本专利申请公开公报30371/1991)，因此，可以提高MOSFET的耐压。
然而，甚至在被N型区31分开的两个沟道区32,33中的每一个都形成为最小沟道区，因此需要大的布局面积，于是造成了晶体管的电流驱动能力的下降。
(6)另外，如图14所示，SOIMOSFET制造成在源40之下具有杂质区41的结构(参见日本专利申请公开公报43475/1986)。这样一来会缩短累积于表面半导体层42中的载流子的寿命，于是可以抑制弯折效应。
然而，由于这种结构，在例如需要栅长为0.25微米的全耗尽器件时，在很薄的表面半导体层(薄于约50nm)中形成杂质区41的工艺裕度非常窄，致使制造工艺复杂化，降低了效率。
考虑到上述问题，做出了本发明，本发明的目的是提供一种SOI结构的半导体器件，可以抑制在浮置状态的表面半导体层中发生的弯折效应，同时不会使上述各种特性劣化，也不会使器件的微细加工相矛盾。
根据本发明，提供的SOI结构的半导体器件包括浮置状态下的表面半导体层，该层叠置于掩埋绝缘膜上，以便构成SOI衬底；第二导电类型的源/漏区，它们形成于所说表面半导体层中；位于源/漏之间的第一导电类型的沟道区；通过栅绝缘膜形成于沟道区上的栅极；其中表面半导体层具有在栅宽度方向上、在和/或靠近沟道区的至少一端形成于其中的第一导电类型的位阱。
图1(a)是展示根据本发明的SOI结构的半导体器件的实施例的主要部分的示意平面图，而图1(b)是用于解释其工作情况的主要部分的示意模式平面图；图2(a)和2(b)是解释图1(a)和1(b)所示半导体器件的特性的曲线图；图3(a)至3(d)是解释制造图1(a)和1(b)所示半导体器件的方法的主要部分的示意平面加工图；图4是展示根据本发明的SOI结构半导体器件的另一实施例的主要部分的示意平面图；图5是展示根据本发明的SOI结构半导体器件的再一实施例的主要部分的示意平面图；图6(a)是展示根据本发明的SOI结构半导体器件的又一实施例的主要部分的示意平面图，图6(b)是沿图6(a)所示的线Ⅹ-Ⅹ’取的剖面图；图7(a)是现有技术的体半导体器件的剖面图，图7(b)是其等效电路图；图8(a)是现有技术的普通SOI结构半导体器件的剖面图，图8(b)是其等效电路图；图9(a)和9(b)是解释图8(a)和8(b)所示SOI结构半导体器件的特性的曲线图；图10是展示另一现有技术的SOI结构半导体器件的主要部分的示意平面图；图11-14是展示再一现有技术的SOI结构半导体器件的主要部分的示意剖面图。
根据本发明的SOI结构半导体器件主要构成为具有形成在处于浮置态的SOI利底的表面半导体层中的源/漏区；形成于设置在源/漏区之间的沟道区上的栅极；在其栅宽方向上，在和/或靠近沟道区的至少一端形成的位阱。
本发明的SOI衬底可以是通常按以下方式构成的衬底，即，在支撑衬底上连续形成掩埋绝缘膜和表面半导体层，该衬底有利用于实现低功耗和高速工作。作为SOI衬底的例子有SOS衬底、键合的SOI(BSOI)衬底、SIMOX(离子注入氧分离)衬底等等。支撑衬底可以是任何衬底，例如，如硅和锗等元素半导体衬底，如GaAs和InGaAs等化合物半导体衬底，如蓝宝石、石英、玻璃和塑料等绝缘衬底。顺便提一下，这种情况下的支撑衬底可以是其上形成有例如晶体管或电容器、电路等的支撑衬底。
所说掩埋绝缘膜例如是如SiO2膜或SiN膜等单层膜或它们的多层膜。膜的厚度可以根据要制造的半导体器件的特性、使所制造的半导体器件工作时所加电压的大小等适当地调节，例如可以是约50nm-500nm。
表面半导体层可以是用作形成晶体管的有源层的半导体薄膜，可由例如硅或锗等元素半导体、如GaAs或InGaAs等化合物半导体等构成的薄膜形成。其中，硅薄膜较好。表面半导体层的厚度可以在考虑了要制造的半导体器件的特性等后，根据例如晶体管的源/漏区的结深、表面半导体层的表面中的沟道区的深度及杂质浓度等参数适当地调节。该厚度例如可以是约150nm-200nm。顺便提一下，表面半导体层可以形成为至少具有一个高浓度杂质扩散层作为阱。在形成两个以上阱的情况下，或在阱内或外形成多个半导体器件时，各个阱或各个半导体器件较好是通过LOCOS膜或沟槽器件隔离膜隔离。
表面半导体层中包括第二导电类型的源/漏区、设置于源/漏区之间的第一导电类型的沟道区、及第一导电类型的位阱。
第二导电类型的源/漏区可以含与表面半导体层相反导电类型的杂质，其浓度例如可以为约1×1020-1×1021原子/cm3。源/漏区中，在沟道侧上源/漏区的端部，可以具有低浓度区，例如LDD结构或DDD结构。除此之外，由于耗尽层的垂直宽度会减小源/漏区和衬底间的电容，所以源/漏区的深度较好是达到掩埋氧化膜。
第一导电类型的沟道区设置于源/漏区之间，可以将之适当地调节为具有把半导体器件的阈值电压控制为适当值的杂质浓度，该浓度例如可以为约1×1015-1×1018原子/cm3。
第一导电类型的位阱可以形成在其栅宽方向(图1(a)中箭头所示方向)，在和/或靠近沟道区的一端，或位阱可以形成在和/或靠近沟道区的两端。这里单词“端”表面邻近沟道区且位于栅极正下方的区域。另外，单词“靠近”表示包围该端部但不包括该端部本身的区域。因此，位阱可以是设置在栅极之下的整个区域或类似设置的其部分区域。另外，整个位阱区不必与栅极重叠。尽管没有特殊限制，但位阱所在处的深度较好是基本与表面半导体层的厚度相同，即，达到掩埋氧化膜的深度，以便收集过量的载流子。
位阱的平面形状也取决于栅极的形状，可以是矩形、大致的矩形等形状，或可以是在器件隔离区侧上具有突出部分的形状等。在任何一种情况下，合适是位阱在，栅极的栅长方向，至少具有不引起使电位下降的短沟道效应的长度Lpn(参见图1(b))，该长度较好是比栅极的栅长L长。例如，位阱较好是具有最小栅长的SOIMOSFET的栅极长度L的约1.5倍以上。具体说，在栅极的长度L可以为约0.1-0.3微米时，位阱的长度Lpn可以设为约0.2-0.5微米。尽管没有特别限制，但位阱的宽度a(参见图1(b)和图5)较好是能够在制造工艺中补偿栅极的对不准的宽度。例如，宽度a可以设定为是对准裕度DM的至少两倍。具体说，在栅极的长度L和位阱的长度Lpn如上所述设定时，宽度a可以设定为约0.2-0.3微米。另外，当位阱在器件隔离区侧具有突出部分时，突出部分的宽度Wpn(参见图1(b))例如可以设定为L＜Wpn＜Lpn+2DM左右。具体说，在栅极的栅长L和位阱的长度Lpn及宽度a如上述设定时，栅的栅宽W可以设置为W＜15微米左右。顺便提一下，当位阱存在于沟道区的两端时，每个位阱的宽度Wpn可以是上述值的一半左右。除此之外，位阱的宽度b(参见图1(b))较好是如上所述能够补偿对不准的宽度，例如可以设定为b＞4DM。另外，位阱的宽度c(参见图1(b))例如可以设定为约0.3-0.6微米。
位阱的第一导电类型的杂质浓度可以根据要制造的半导体器件的阈值电压、所加电压等适当地调节，至少可以等于沟道区的杂质浓度。尤其是，较好是高于沟道区的杂质浓度。例如，位阱的杂质浓度可以设定为沟道区杂质浓度的至少两倍，即可以为约2-10倍。具体说，在沟道区的杂质浓度在上述范围内时，位阱的杂质浓度可以设定为约3×1016-3×1018/cm3。顺便提一下，位阱在其整个区域上可以是一致的或可以局部设定为较高浓度，或可以具有要求的浓度梯度。在位阱局部设定为具有较高浓度或具有浓度梯度时，较高浓度区较好是设置在位阱中远离沟道区的位置。
除第一导电类型的杂质外，位阱可以含有惰性元素和/或锗。由于这些附加杂质，可以缩短载流子的寿命，或可以改变位阱的带隙能量，以改变例如源结的注入效率。上述惰性元素可以是例如氦、氖或氩等惰性气体。位阱中含有的惰性元素的浓度例如可以为1016-1018/cm3等，该浓度在整个位阱区上可以是一致的，或局部具有较高浓度。除此之外，位阱中所含锗的浓度例如为1016-1018/cm3左右，该浓度在整个位阱区上可以是一致的，或局部具有较高浓度。
顺便提一下，本发明中，位阱较好是处于浮置态。
沟道区上的栅绝缘膜可以以与有像普通栅绝缘膜一样的材料和厚度形成。栅极可由多晶硅，例如W、Ta、Ti和Mo等难熔金属的硅化物、硅化物(例如MoSi2和WSi2)与多晶硅构成的多硅化物、其它金属等中的任一种构成，厚度约为150nm-300nm。顺便提一下，栅极可以具有以绝缘膜为基础的侧壁垫。
结合适当的工艺，所属领域的技术人员可以制造根据本发明的SOI结构的半导体器件，从而实现上述结构。
下面结合附图介绍一下根据本发明的SOI结构的半导体器件的实施例。
实施例1如图1(a)所示，本实施例中的SOIMOSFET制造在一种SOI衬底上，该SOI衬底是按约120nm厚的掩埋氧化膜和约50nm厚的表面硅层依次叠置于硅衬底上的方式构成的。LOCOS膜1形成在SOI衬底的表面硅层上，以限定有源区。掺有N型杂质的栅极2，通过厚约7nm的栅氧化膜形成在有源区上，栅长L=0.35微米。除此之外，N型源区3和漏区4形成在栅极2两侧那些表面硅层部分中。顺便提一下，表面硅层处于浮置态。
沟道区5形成于栅极2的正下方，位阱6在其栅宽方向上(图1(a)中箭头所示方向)形成于沟道区5正下方，并包围沟道区5的一端。除突出到LOCOS膜1侧，且其P型杂质浓度较高(或为1019/cm3的量级)的其部分区域6a外，位阱6具有与沟道区5相同的P型杂质浓度(1017/cm3的量级)。参见图1(b)，位阱6的栅长Lpn约为1.0微米，其栅宽Wpn约为0.6微米，宽度a,b和c分别约为0.2微米、约0.35微米和约0.5微米。
在普通的SOIN沟道MOSFET中，碰撞电离产生的电子被电场吸引到漏，而空穴在表面硅层内累积于最低电位位置处，例如在表面硅层和掩埋氧化膜之间的界面，或在源和表面硅层间的结附近。
在本实施例的N型SOIMOSFET中，碰撞电离在漏结附近产生的空穴向着位阱6迁移，如图1(b)所示。特别是，由于较低静电位的缘故，具有较高杂质浓度的区域6a促进了使空穴(主要载流子)向位阱6迁移的作用。于是，可以抑制表面硅层电位的改变。
除此之外，由于位阱6存在于主要用作晶体管的沟道区的区域之外，所以可以有效地抑制由于累积的空穴造成的背栅体效应。因此，位阱6不会影响沟道特性例如不会改变晶体管的阈值电压。另外，位阱6可以通过复合在短时间内消灭迁移的空穴。
因此，可以减轻或抑制由于浮置本体造成的弯折效应。
这可以从图2(a)和2(b)所示的该SOIMOSFET的Id-Vg特性曲线和Id-Vd特性曲线看出。顺便提一下，表面硅层及源区3的电位在这些特性的测量期间设定为0V。
更具体说，如关于浮置位阱结构来说的图2(a)和2(b)所示实验I-V特性曲线所示，弯折效应在约为1.7V的弯折起始电压Vdk处开始发生(在现有SOI器件中，电压Vdk低至约0.9V)。
图2(a)所示的亚阈值电流Id-Vg特性曲线表明了正常的亚阈值摆动值。即，甚至在漏电压Vds=1.5V时，S因子也为约75mV/dec。
换言之，如图2(a)所示，浮置位阱结构的SOIMOSFET可以抑制亚阈值弯折效应。尽管该因素未减小栅电压Vg=0V时的截止电流，但可以提供具有更稳定再现率的器件。除此之外，Id-Vd特性曲线中的弯折效应在较高的漏电压Vd处发生。
可以如下形成上述SOIMOSFET。
首先，如图3(a)所示，形成LOCOS膜1，从而限定有源区7。LOCOS膜1形成为使有源区7的一端突出。
调节了有源区7的P型杂质浓度后，在有源区7上形成栅极2，如图3(b)所示。栅极2形成为横跨有源区7，并叠置在有源区7的突出部分上。
然后，如图3(c)所示，形成除其突出部分外在有源区7上具有开口的抗蚀膜8，使用抗蚀膜8和栅极2作掩模，以约1-5×1015/cm2的剂量和约30-50keV的能量，离子注入例如砷等N型杂质，从而形成源区3和漏区4。
去除抗蚀膜8后，如图3(d)所示，形成具有与抗蚀膜8相反图形的抗蚀膜9，使用抗蚀膜9和栅极2的一部分作掩模，以约0.4-4×1015/cm2的剂量和约30-40keV的能量，离子注入例如硼等P型杂质，从而在有源区7的突出部分的一部分处形成较高杂质浓度区6a。除此之外，在该离子注入步骤，可以按约2×1014/cm2的剂量离子注入氩(Ar)。这样便可以缩短载流子的寿命。
实施例2如图4所示，除位阱6形成在沟道区5的两侧外，该实施例中的SOIMOSFET基本与实施例1的SOIMSOFET相同。
所以，会使在漏结附近产生的空穴向着两个位阱6迁移。
实施例3如图5所示，除位阱16在其栅宽方向上，形成于沟道区5两端的正下方，且不包括任何突出的有源区或任何较高杂质浓度的区域外，该实施例的SOIMOSFET与实施例1的SOIMOSFET基本相同。
实施例4如图6(a)和6(b)所示，除以下方面外，该实施例的SOIMOSFET与实施例1的SOIMOSFET基本相同，所说方面包括杂质浓度(1018/cm3的量级)高于沟道区5的杂质浓度(1017/cm3的量级)的位阱26，在其栅宽方向，形成于沟道区5的正下方并包围沟道区5的两端；不包括杂质浓度基本上与沟道区5相同的任何区或任何突出的有源区。
该SOIMOSFET可以按以下方式制造，在形成LOCOS膜后，且形成栅极之前，通在有源区端部的某些部分具有开口的抗蚀掩模，离子注入P型杂质，形成位阱26。
对本发明更进一步的介绍可以引起如下所述各种有效效果。
根据本发明，在SOI结构的半导体器件中，第一导电类型的位阱在其栅宽方向，形成在沟道区至少一端利其附近，因而该半导体器件可以包括全耗尽或部分耗尽沟道，可有效地收集和消除碰撞电离产生的主要载流子，同时不会由于背栅衬底效应而改变阈值电压。所以，可以有效减轻SOI结构的该半导体器件的亚阈值区的弯折效应，可以增大漏电压的弯折起始电压。
因此，可以实现更稳定的I-V特性，减轻截止态电流的波动。另外，由于减轻了特性波动，可以提高工作效率，进而，由于制造成本降低，可以提供便宜的SOI结构半导体器件。另外，这些特点有利于需要提高增益的模拟晶体管的工作。换言之，晶体管可以稳定工作的电压范围更宽，晶体管可以在较低电压下工作。
尤其是在位阱的杂质浓度高于沟道区时，或在其栅长方向，位阱比栅长长时，可以更有效地收集和消灭碰撞电离产生的主要载流子，可以更有效地减轻亚阈值区中的弯折效应。
另外，在位阱进一步包含惰性元素作杂质时，可以在短时间内通过复合消灭主要载流子，可以进一步缩短载流子寿命。除此之外，在进一步含锗作杂质时，可以改变位阱的带隙能量，所以可以引起空穴更有效向着位阱迁移。
在杂质浓度高于沟道区的位阱按与栅电极自对准方式形成时，可以简化制造工艺，因而降低了制造成本，进而可以提供便宜的半导体器件。
另外，在位阱设置为电浮置态时，不必特别形成引到表面半导体层或位阱的任何接触，因此，占据面积可以减小，可以实现更高的集成密度。由于可以不形成接触，所以可以简化制造工艺，进而降低制造成本。另外，可以防止AC特性等级的下降，可以得到高可靠性半导体器件。
权利要求
1.一种SOI结构的半导体器件，包括浮置状态下的表面半导体层，该层叠置于掩埋绝缘膜上，以便构成SOI衬底；第二导电类型的源/漏区，它们形成于所说表面半导体层中；位于源/漏之间的第一导电类型的沟道区；和通过栅绝缘膜形成于沟道区上的栅极；其中表面半导体层具有在栅宽度方向上、在和/或靠近沟道区的至少一端形成于其中的第一导电类型的位阱。
2.根据权利要求1所述的半导体器件，其中位阱的杂质浓度高于沟道区。
3.根据权利要求2所述的半导体器件，其中位阱按与栅极自对准的方式形成。
4.根据权利要求1所述的半导体器件，其中位阱形成在源/漏区端部附近和源/漏区之间。
5.根据权利要求1所述的半导体器件，其中位阱在栅长方向具有不引起造成电位下降的短沟道效应的长度Lpn。
6.根据权利要求5所述的半导体器件，其中位阱在栅长方向长于栅极的栅长度。
7.根据权利要求6所述的半导体器件，其中位阱是栅极的栅长L的1.5倍以上。
8.根据权利要求1所述的半导体器件，其中位阱设定为电浮置态。
9.根据权利要求1所述的半导体器件，其中位阱还含有惰性元素和/或锗作杂质。
10.根据权利要求1所述的半导体器件，其中所含惰性元素和/或锗的浓度分别为1016-1018cm-3。
11.根据权利要求1所述的半导体器件，其中源/漏区深达到掩埋氧化膜。
12.根据权利要求1所述的半导体器件，其中位阱深达掩埋氧化膜。
13.根据权利要求1所述的半导体器件，其中位阱含浓度为3×1016-1018cm-3的第一杂质。
全文摘要
一种SOI结构的半导体器件，包括浮置状态下的表面半导体层，该层叠置于掩埋绝缘膜上，以便构成SOI衬底；第二导电类型的源/漏区，它们形成于所说表面半导体层中；位于源/漏之间的第一导电类型的沟道区；通过栅绝缘膜形成于沟道区上的栅极；其中表面半导体层具有在栅宽度方向上、在和/或靠近沟道区的至少一端形成于其中的第一导电类型的位阱。
文档编号H01L29/786GK1316781SQ01117888
公开日2001年10月10日 申请日期2001年4月4日 优先权日2000年4月4日
发明者A·O·阿丹 申请人:夏普公司