专利名称：补偿型金属氧化物半导体器件结构及其制造方法
技术领域：
本发明涉及半导体技术领域，特别涉及改良的补偿型金属氧化物半导体(CMOS)器件及其制造方法。
背景技术：
补偿型金属氧化物半导体(CMOS)的制造，例如金属氧化物半导体场效应晶体管(MOSFET)，在本领域中是众所周知的。然而，随着技术发展推进到更高的性能而且晶体管尺寸降低，已确认了三个主要问题，即峡谷效应(canyon effect)、选择性外延生长的小面效应和掺杂剂的横向再分布。
峡谷效应出现在例如没有源极或漏极金属触点的叠置MOSFET结构中，诸如在NFET(N沟道FET)系列中。在此情况中，用于深源极和漏极的掺杂量受邻近栅极间距离(即，栅极至栅极间距)的影响。当栅极至栅极间距减小，深源极/漏极(S/D)的掺杂也减小。当源极/漏极掺杂剂通过相邻栅极间较小的开口而被注入时，较少量的掺杂剂被引入S/D区，该区倾向于向外扩散并明显减小掺杂剂的峰值浓度。当在硅绝缘体(SOI)基板上形成S/D掺杂时，作为栅极到栅极间距的函数，在较小的栅极到栅极间距内的较少掺杂的S/D区引发严重的问题，诸如由S/D掺杂与SOI掩埋氧化物界面的不完全界限导致的邻近器件间的不完全结隔离。此结果是相邻器件间的漏电流，以及用这些器件的电路运行中下降的性能和无规律性。
小面效应作为形成凸起的源极/漏极(RSD)结构以避免SOI器件中硅化物接触成形问题并潜在地减小S/D电阻的结果而发生。为了更高的工作性能而需要RSD结构。目前，因为作为晶体取向和空间群几何结构的函数的外延生长速率的不同，对在栅极侧壁上形成的小面的控制很差。晶体的小面形成是自由能最小化的热力学结果。根据侧壁的取向和生长条件，各种小面在二氧化硅(SiO2)栅极的侧壁上形成，尤其是在硅或硅锗(SiGe)的外延生长过程中。在小面的形状和轮廓上的不可控变化干扰通过注入法的临界掺杂，通常迫使在RSD外延生长前延伸和环形掺杂的应用。因为延伸和环形掺杂显示了选择性外延生长热过程中的瞬态强化扩散(TED)，所以此结果恶化了短沟道性能。
延伸和环形掺杂剂的横向再分布导致恶化的短沟道效应，特别是当将栅极长度减小到0.1微米以下。最明显的短沟道效应是域值电压(Vt)下降。大量的理论研究表明Vt下降仅可以通过提供环形掺杂的更陡的横向梯度来改善，此梯度要求在深亚微米级器件的活化退火过程中环形掺杂剂的TED的减小或消除。在用于NFET环的硼或铟存在的情况下，这尤其是一个问题，众所周知硼或铟从S/D面上明显地向外扩散短至0.1微米的栅极长度。
本发明是在深亚微米尺度上制造CMOS结构的方法，该结构显示了减小的峡谷效应、小面效应和横向掺杂剂扩散。
发明内容
因此，本发明的目的是提供一种制造半导体结构的方法及其所制造的结构。根据本发明的方法制造的半导体结构可以减小峡谷效应、小面效应和横向掺杂剂扩散等问题。
为了实现本发明的目的，提供一种制造半导体结构的方法，包括提供一具有下部绝缘体层的硅表面、制备邻近源极/漏极区的多个栅极、在所述栅极之间生长源极/漏极使得所述源极/漏极在更大的栅极到栅极间距的区域内更厚、以及用一种或多种掺杂剂掺杂所述源极/漏极使得所述掺杂剂毗邻于所述下部绝缘体层。
为了实现本发明的目的，还提供一种制造半导体结构的方法，包括制备在其上具有多个凸起的第一结构的半导体基板，所述第一结构被不同的第一结构至第一结构间距的区域分离；以及用于在所述区域中生长第二结构的步骤，使得在更大的第一结构至第一结构间距的区域内，所述第二结构的生长速率更大。
为了实现本发明，提供了一种半导体结构，它包括具有下部绝缘体层的硅表面；位于所述硅表面上的栅极；位于栅极间的源极/漏极，所述源极/漏极在栅极至栅极间距更大的区域内更厚，并且所述源极/漏极包含一种或多种掺杂剂，使得所述掺杂剂接近下部绝缘体层。
为了实现本发明，还提供了一种半导体结构，它包括其上具有多个凸起的第一结构的半导体基板，所述第一结构之间具有不同的间距；以及生长在所述第一结构之间的第二结构，在第一结构与第一结构间距更大的区域中，所述第二结构具有更大的生长速率。
图1至8示出工艺的各步骤。
具体实施例方式
参照图1，示出了典型的SOI(硅绝缘体)晶片，它包括在下部绝缘体层上的硅层1，此处绝缘体层为掩埋氧化物绝缘体层2。设置多个凸起的结构，此处是栅极3，它确定了其间的区域5，这些区域将被用以构造所示实施例中的源极/漏极。另外，示出了覆盖栅极3的氮化物衬垫3′，该栅极被可去除的第一隔离壁4包围。在半导体技术中，可去除的第一隔离壁被积极使用，并且可以包括多晶硅或氮化物，或使用两种材料的复合物。通常，氮化物衬垫由LPCVD形成(液相化学气相沉积)。一般地，第一隔离壁将是约200至约1000埃厚，并确定了栅极/漏极延伸部分9的长度。在另一实施例中，可以形成更薄的氧化物内部隔离壁11，以在S/D延伸部分布局中制备缓冲层，并保护栅极在可去除的第一隔离壁4的去除过程中免遭任何损坏。
参照图2，毗邻栅极3的源极/漏极区5用生长促进剂掺杂。该掺杂可以转动一角度以获得侧壁覆盖。用于硅外延生长的合适的生长促进剂是锗。图2示出具有从1E14至1E17(cm-2)的总剂量的成角度的锗注入，例如从1E15至2E16(cm-2)。在更大的栅极至栅极间距的区域内有必要有更高的生长促进剂注入6浓度，例如图中右侧所示的区域5。成角度的注入可以通过例如旋转晶片并以四种不同的倾斜方向(例如从顶侧、从底侧、从左侧和从右侧)进行四次注入而实现。倾角通常根据栅极的长径比(栅极高度/栅极长度)和最小的栅极至栅极间距而选取。通过这种方式，在最大的栅极至栅极间距的区域内可以获得例如锗(Ge)的更高的表面浓度。在小的和大的栅极至栅极间距的区域之间表面浓度之差可以达到两倍。优选低能注入(1至5keV)以实现Ge的更高表面浓度，并避免在最终退火中缺陷的形成。需要在注入之后在至少800℃的温度进行快速热退火，以使已经被Ge注入非晶化的表面再结晶。
参照图3，在生长促进剂注入后，运用硅外延生长以抬高源极/漏极7从约50埃到约300埃。外延生长将通常在从500℃到800℃的温度实现。注意，外延生长在更大的栅极到栅极间距的区域内产生更厚的层7。众所周知，SiGe的生长速率随Ge增加的浓度而明显增加，特别是在低温(例如，在600℃以下，例如约500℃)和低压的情况下，于是使锗成为对于硅外延生长的有用的生长促进剂。这被认为是因为在具有高Ge浓度的表面上氢脱附速率更高而发生。当在富锗表面上生长硅时，向生长前端的Ge偏析发生，籍此提高了膜的生长速率。在纯Ge表面上可以得到高达300％的生长速率的提高。结果是，具有最大的栅极3间的距离的区域将被形成得更高更快，因为这些区域具有来自先前步骤的最高Ge浓度。
参照图4，第一隔离壁4被去除，且在延伸区内和在凸出的源极/漏极7的表面上提供扩散抑制剂杂质8。第一隔离壁4可以通过多种工艺除去，如加稀HF的热磷酸。来自源极/漏极外延生长的任何小面形状的变化在此处都不重要，因为注入表面的主要轮廓由栅极的边缘限定。在硼和/或磷被用作杂质的地方，作为扩散抑制剂杂质8，碳将被发现是有用的。碳杂质将被用于仅在延伸区域9形成碳掺杂的Si或SiGe，在该区域需要对硼的瞬态强化扩散的抑制。因为碳的间隙俘获机制，碳被认为抑制硼和磷的扩散。在硅或SiGe层中即使少量碳的注入也被认为减小硼扩散高达两个数量级。利用这一事实，此处所述的工艺可以实现用于NFET的硼环和用于PFET(P沟道FET)的磷环的较陡的梯度。应当注意的是，碳对砷和锑具有相反的效应，即这些杂质的扩散被碳加强。为了避免对PFET内砷环的这种效应，需要在碳注入前掩蔽PFET活性区。
在图5中，制备了延伸和环形杂质。对于NFET器件，杂质通常是砷延伸区和硼环(或二氟化硼，BF2)，而PFET通常是用BF2延伸区(或硼)和砷环(或磷)杂质制造。
参照图6，在掺杂后，第二套氧化物隔离壁4′被制备以覆盖延伸区9和凸出的源极/漏极7的小面。制备第二隔离壁4′的方法是使用等离子体强化化学气相沉积，如在低于600℃的温度下。可以采用低温方法以避免退火和杂质的扩散。使第二隔离壁4′大小合适，以覆盖凸起的源极/漏极7的小面，因而消除后续掺杂过程中的任何小面效应。
参照图7，对选择性硅或SiGe可以施行第二外延生长层12，虽然此步骤是可选的。可以要求进一步增加源极/漏极的厚度以减小S/D串联电阻并避免在薄SOI器件上硅化物接触部形成中的问题。优选的是，根据SOI层的厚度，在源极/漏极7上沉积从50至300埃例如从100至200埃的附加材料12。对于低压下的SiGe外延，第二外延生长通常在从400℃至650℃如从500℃至550℃的温度下进行。注意，凸起的源极/漏极的最终厚度在较大的栅极至栅极间距的区域里更厚。还要注意，注入的碳此时夹在第一外延层7和第二外延层12之间。通常，碳注入的Si或SiGe层的薄层电阻和接触电阻可以在硅化作用后因碳的影响而增加。通过加入第二外延生长和在整个层中夹入碳，避免了碳注入S/D外延层的增大的电阻的问题。
参照图8，硅化作用前制造过程中的最后步骤是注入深源极/漏极杂质10，然后用在约1000℃的温度或被认为对此目的有效的任何温度下的快速热退火活化它们。此深掺杂将足够深以邻近于掩埋氧化物层2。因为在较小的栅极至栅极间距的区域内的材料堆积比在较大的栅极至栅极间距的区域内的薄，所以杂质将更容易穿透前者。因为杂质穿透得更深，它将邻近掩埋氧化物层2，并且因而减小峡谷效应。碳的存在防止了硼和磷杂质的横向扩散，并且因为来自第一外延层的主要小面被隔离壁4覆盖，所以小面效应被消除。还要注意，深源极/漏极结将更加一致地紧靠在经过不同尺寸的叠置器件的掩埋氧化物层2上。
需理解，此处公开的所有物理量，除非另外明确指出的，均不被解释为精确地等于公开的量，而是约等于公开的量。另外，仅仅如“约”或类似限定词的缺少不被解释为任何这种公开的物理量是精确量的明确表示，而不考虑这样的限定词是否相对于此处公开的任何其它物理量而被使用。
虽然已经示出和描述了优选实施例，但是在不背离本发明的实质和范围的情况下，可以对其作出各种修改与替换。于是，应当理解的是，仅通过图示的方法描述了本发明，并且，已在此处得以公开的这些图示和实施例不应被解释为对所附权利要求的限制。
权利要求
1.一种制造半导体结构的方法，包括制备具有下部绝缘体层的硅表面；制备多个邻近于源极/漏极区的栅极；在所述栅极之间生长源极/漏极，使得所述源极/漏极在更大的栅极至栅极间距的区域内更厚；以及用一种或多种掺杂剂掺杂所述源极/漏极，使得所述掺杂剂毗邻于所述下部绝缘体层。
2.根据权利要求1所述的方法，其特征在于，在栅极间生长源极/漏极的所述操作还包括在更大的栅极至栅极间距的区域内在所述源极/漏极区中以更大的浓度注入生长促进剂。
3.根据权利要求2所述的方法，其特征在于，注入生长促进剂的所述操作还包括成角度的注入。
4.根据权利要求2所述的方法，其特征在于，所述生长促进剂是锗。
5.根据权利要求1所述的方法，其特征在于，所述下部绝缘体层是掩埋氧化物层。
6.根据权利要求1所述的方法，其特征在于，所述的一种或多种掺杂剂从砷、磷、硼和二氟化硼中选择。
7.根据权利要求1所述的方法，其特征在于，还包括制备与所述栅极邻近的第一隔离壁，以形成邻近所述栅极的延伸区。
8.根据权利要求7所述的方法，其特征在于，还包括在生长所述源极/漏极后去除所述第一隔离壁；以及在所述延伸区中注入扩散抑制剂。
9.根据权利要求8所述的方法，其特征在于，所述扩散抑制剂包括碳。
10.根据权利要求8所述的方法，其特征在于，还包括制备邻近所述栅极的第二隔离壁，以覆盖所述延伸区和所述源极/漏极的小面。
11.根据权利要求10所述的方法，其特征在于，还包括制备延伸和环形杂质；以及在已经制备所述第二隔离壁后，在所述源极漏极上生长附加源极/漏极材料。
12.根据权利要求11所述的方法，其特征在于，还包括退火所述掺杂剂。
13.一种半导体结构，包括具有下部绝缘体层的硅表面；位于所述硅表面上的栅极；位于栅极间的源极/漏极，所述源极/漏极在栅极至栅极间距更大的区域内更厚，并且所述源极/漏极包含一种或多种掺杂剂，使得所述掺杂剂接近下部绝缘体层。
14.如权利要求13所述的半导体结构，其特征在于，在栅极和源极/漏极之间还包括栅极延伸区；
15.如权利要求13所述的半导体结构，其特征在于，所述栅极延伸区内含有扩散抑制剂。
16.如权利要求13所述的半导体结构，其特征在于，还包括覆盖栅极延伸区及源极/漏极小面的隔离壁。
17.如权利要求13所述的半导体结构，其特征在于，所述半导体结构中具有延伸和环形杂质。
18.如权利要求13所述的半导体结构，其特征在于，所述源极/漏极包括两层。
19.如权利要求18所述的半导体结构，其特征在于，所述的两层源极/漏极间夹插有一层扩散抑制剂。
20.一种制造半导体结构方法，包括制备在其上具有多个凸起的第一结构的半导体基板，所述第一结构被不同的第一结构至第一结构间距的区域分离；以及用于在所述区域中生长第二结构的步骤，使得在更大的第一结构至第一结构间距的区域内，所述第二结构的生长速率更大。
21.根据权利要求20所述的方法，其特征在于，还包括用于保护所述第二结构的小面的方法；以及在所述第二结构上生长附加半导体材料。
22.根据权利要求20所述的方法，其特征在于，用于生长所述第二结构的所述步骤还包括用于在所述各区域内注入生长促进剂的步骤；以及所述生长促进剂以更大的浓度注入到在更大的第一结构至第一结构间距的区域内。
23.一种半导体结构，包括其上具有多个凸起的第一结构的半导体基板，所述第一结构之间具有不同的间距；以及生长在所述第一结构之间的第二结构，在第一结构与第一结构间距更大的区域中，所述第二结构具有更大的生长速率。
24.如权利要求23所述的半导体结构，其特征在于，所述第二结构上具有附加的半导体材料。
25.如权利要求1至12所述的方法中的任何一种制造的一种半导体结构。
26.如权利要求20至22所述的方法中的任何一种制造的一种半导体结构。
全文摘要
本发明公开一种半导体结构及其制造方法,它包括:提供具有下部绝缘体层的硅表面;制备多个邻近源极/漏极区的栅极;在所述栅极之间生长源极/漏极,使得所述源极/漏极在更大的栅极至栅极间距的区域内更厚;以及用一种或多种掺杂剂掺杂所述源极/漏极,使得所述掺杂剂毗邻于所述下部绝缘体层。
文档编号H01L29/786GK1354505SQ0113037
公开日2002年6月19日 申请日期2001年11月21日 优先权日2000年11月21日
发明者朴熙洺, 安达·C·莫卡塔, 沃纳·劳希 申请人:国际商业机器公司