专利名称：半导体集成电路装置的制造方法
技术领域：
本发明涉及在介质隔离型的互补型双极型晶体管中通过将集电区的厚度形成得较厚来实现高耐压晶体管的半导体集成电路装置及其制造方法。
背景技术：
近年来，要求在声频放大器或显示器驱动器等中使用的晶体管实现高耐压化和高集成化。为了使高耐压集成电路实现高集成化和高速化，最好采用介质隔离技术，以便防止寄生晶体管的形成或因元件隔离形成引起的芯片尺寸的增大。
在图13中示出举例的现有技术半导体集成电路装置的剖面图(例如，特开平11-354535号)。而且，参照图14～图20，在以下示出图13中示出的半导体集成电路装置的制造方法。
在图14中示出高耐压纵型NPN晶体管和高耐压纵型PNP晶体管的形成区。首先，例如利用热氧化法，在由硅形成的N型衬底3的表面上形成膜厚约为2微米的埋入氧化膜2。在室温下将N型衬底3经埋入氧化膜2贴合到支撑衬底1上。利用后续的工序，N型衬底3成为作为活性层的N+型埋入层4和P+型埋入层5。作为N型衬底3，例如使用电阻率约为10Ω·cm的硅衬底。其后，例如在1100℃下在氧气氛中进行约2小时的退火，提高埋入氧化膜2与支撑衬底1的贴合强度。接着，例如利用机械研磨或化学机械研磨(CMP)，使N型衬底3的膜厚为规定的膜厚，例如2微米。
其次，为了形成N-型埋入层4，进行离子注入。利用众所周知的光刻技术，以在NPN晶体管部分上设置了开口的光致抗蚀剂(未图示)为掩模，以加速电压50keV、导入量3×1015/cm2注入N型杂质、例如砷(As)离子。其后，除去光致抗蚀剂。再者，为了形成P-型埋入层5，进行离子注入。利用众所周知的光刻技术，以在PNP晶体管部分上设置了开口的光致抗蚀剂(未图示)为掩模，以加速电压50keV、导入量3×1015/cm2注入P型杂质，例如硼(B)离子。其后，除去光致抗蚀剂。
接着，通过例如在1100℃下，在氢气氛中进行约1小时的退火，分别使在前面的工序中导入到NPN晶体管部分中的砷和导入到PNP晶体管部分中的硼热扩散，形成N-型埋入层4和P-型埋入层5。在该退火工序中，由于在有源层表面上形成氧化膜(未图示)，故在退火后，进行使用氢氟酸溶液等的轻刻蚀来将其除去。由此，成为图14中示出的结构。
其次，如图15中所示，在作为有源层的N-型埋入层4和P-型埋入层5的上层，生长电阻率为10Ω·cm、膜厚为15微米的N型外延层6。N型外延层6的NPN晶体管部分成为N型集电区7，N型外延层6的PNP晶体管部分利用后续的工序成为P型集电区8。利用热氧化法，在N型外延层6的上层形成膜厚约为50nm的氧化膜9。利用众所周知的光刻技术，以在PNP晶体管部分上设置了开口的光致抗蚀剂为掩模，以加速电压300keV、导入量8×1012/cm2注入P型杂质，例如硼(B)离子。通过例如在1200℃下在惰性气体气氛中进行约7小时的退火，形成PNP晶体管的P型集电区8。由此，成为图15中示出的那样的结构。
其次，利用众所周知的光刻技术，以在NPN晶体管的基区上层设置了开口的光致抗蚀剂为掩模，以加速电压40keV、导入量1×1014/cm2注入P型杂质，例如硼(B)离子。在除去了光致抗蚀剂后，利用众所周知的光刻技术，以在PNP晶体管的基区上层设置了开口的光致抗蚀剂为掩模，以加速电压60keV、导入量1×1014/cm2注入N型杂质，例如磷(P)离子。在除去了光致抗蚀剂后，通过例如在900℃下在惰性气体中进行约30分钟的退火，杂质被扩散，分别形成NPN晶体管的P型基区10和PNP晶体管的N型基区11。
其次，利用众所周知的光刻技术，以在NPN晶体管的N型发射区和N型集电极接点的上层设置了开口的光致抗蚀剂为掩模，以加速电压110keV、导入量5×1015/cm2注入N型杂质，例如砷(As)离子。其后，除去光致抗蚀剂。接着，利用众所周知的光刻技术，以在PNP晶体管的P型发射区和P型集电极接点的上层设置了开口的光致抗蚀剂为掩模，以加速电压40keV、导入量3×1015/cm2注入P型杂质，例如硼(B)离子。在除去光致抗蚀剂后，通过例如在1000℃下在惰性气体气氛中进行约30分钟的退火，杂质被扩散，分别形成NPN晶体管的N型发射区12和N+型集电极接点13以及PNP晶体管的P+型发射区14和P+型集电极接点15。由此，成为图16中示出的那样的结构。
其后，使NPN晶体管部分的氧化膜9、N型集电极层7和N+型埋入层4到达埋入氧化膜2，通过刻蚀形成元件隔离用的槽16。同时，使PNP晶体管部分的氧化膜9、P型集电极层8和P型埋入层5到达埋入氧化膜2，通过刻蚀形成元件隔离用的槽16。这样来进行槽16的形成，使得NPN晶体管和PNP晶体管的集电极接点13、15的侧面分别在槽16内露出。由此，成为图17中示出的那样的结构。
其次，例如利用热氧化法，在槽16的内壁上形成膜厚约为500nm的氧化膜17。再者，利用刻蚀除去与NPN晶体管和PNP晶体管的集电极接点13、15相接的部分的氧化膜17。由此，成为图18中示出的那样的结构。然后，例如利用CVD法，在形成了氧化膜17的槽16中一边埋入多晶硅18，一边使其淀积。其后，例如利用反应离子刻蚀(RIE)对从槽溢出的多晶硅18进行回刻(etchback)，使表面平坦化。由此，成为图19中示出的那样的结构。
在埋置在与NPN晶体管的N+型集电极接点13相接的槽16中的多晶硅18中导入N型杂质。利用众所周知的光刻技术，形成只在上述槽上开口的光致抗蚀剂，以光致抗蚀剂为掩模，以加速电压180keV、导入量5×1015/cm2注入N型杂质，例如磷(P)离子。其次，在埋置在与PNP晶体管的P+型集电极接点15相接的槽16中的多晶硅18中导入P型杂质。利用众所周知的光刻技术，形成只在上述槽上开口的光致抗蚀剂，以光致抗蚀剂为掩模，以加速电压180keV、导入量5×1015/cm2注入P型杂质，例如硼(B)离子。
接着，通过例如在1000℃下、在惰性气体气氛中进行约30分钟的退火，磷(P)从NPN晶体管的槽开始被热扩散，形成连接N+型埋入层4和N+型集电极接点13的N+型扩散层18n。同时，硼(B)从PNP晶体管的槽开始被热扩散，形成连接P+型埋入层5和P+型集电极接点15的P+型扩散层18P。由于多晶硅中的杂质的扩散速度比单晶硅中的杂质的扩散速度大几十倍，故杂质在短时间内从槽内的多晶硅扩散到集电区的单晶硅(外延层)中。由于移动到集电区的杂质的速度与在单晶硅中的杂质扩散速度相同，在与槽的界面上以层状被蓄积，故形成N+型扩散层18n和P+型扩散层18P(集电极阱)。由此，成为图20中示出的那样的结构。
其次，例如利用CVD法，在整个面上淀积氧化膜19。再者，在整个面上淀积光致抗蚀剂，利用众所周知的光刻技术，在电极形成部分的光致抗蚀剂上设置开口。以光致抗蚀剂为掩模，例如进行RIE，在氧化膜19和氧化膜19的电极形成部分上设置开口。然后，例如利用溅射法，在电极形成部分上设置了开口的氧化膜19的整个面上淀积铝20。其后，在整个面上淀积光致抗蚀剂，利用众所周知的光刻技术，除去电极部分以外的光致抗蚀剂。以光致抗蚀剂为掩模，例如利用RIE法对铝20进行构图。通过在电极形成后除去光致抗蚀剂，可得到图13中示出剖面那样的半导体装置。
在上述的结构的半导体装置中，使用介质隔离技术，进行了邻接的NPN晶体管与PNP晶体管之间的电绝缘隔离。由此，由于可提高集成密度，此外，也可降低各晶体管的PN结的寄生电容，故在高速化方面是有利的。此外，在上述的结构的半导体装置中，通过降低集电区7、8的杂质浓度，确保了基极-集电极间的耐压，但如果使集电区7、8的整体的杂质浓度为低杂质浓度，则集电极的串联电阻变大，特性下降。因此，如图13中所示，在低杂质浓度的集电区7、8的下面，形成分别连接高杂质浓度的埋入层4、5与集电极接点13、15的集电极阱(N+型扩散层18n和P+型扩散层18P)。由此，既可有效地利用作为双极型晶体管的优点的高速化，又实现了双极型晶体管的高耐压化。
发明内容
在现有的半导体集成电路装置中，为了实现高耐压化，必须将低杂质浓度的集电区7、8、即N型外延层6形成得较厚。此时，如上所述，由于使杂质从N型外延层6的表层开始扩散，故必须有长时间的高温热处理，在使集电区厚膜化方面，在工艺上存在极限。因此，在用单层外延层形成的集电区的膜厚中，在高耐压化方面也存在极限，存在不能得到所需要的耐压的问题。
此外，在现有的半导体集成电路装置的制造方法中，为了实现在1个芯片上邻接地形成的NPN晶体管与纵型PNP晶体管的介质隔离型的互补型晶体管，使用槽对双方的晶体管进行了导电性的绝缘隔离。但是，在槽中，在刻蚀的深度方面也存在极限，此外，由于在刻蚀的精度方面也存在难点，故存在伴随用来实现高耐压化的外延层的厚膜化的元件间隔离用的刻蚀变得困难的问题。
此外，为了实现高耐压化而将低杂质浓度的集电区7、8、即N型外延层6形成得较厚的情况下，在纵型PNP晶体管的低杂质浓度的集电区8的形成中，已被注入的杂质离子必须有长时间的高温热处理，为了使N型外延层厚膜化，在工艺上存在极限，成本也高。再者，如果为了使杂质的扩散深度变深而进行高加速电压、高导入量的离子注入，则存在硅衬底的结晶缺陷变得显著的问题。
本发明是为了解决上述的现有的问题而提出的，本发明的半导体集成电路装置的制造方法的其特征在于，具有下述工序准备一种导电型的半导体衬底的工序；在上述衬底上形成多层相反的导电型的外延层、扩散并连接已在上述衬底和上述外延层中形成的一种导电型和相反的导电型的埋入层、形成第1和第2岛区和在该第1和第2岛区的周围由高浓度杂质扩散层构成的第1和第2埋入层的工序；留下上述第1和第2埋入层、将上述第1和第2岛区的两端部刻蚀成V槽型的工序；在上述第1和第2埋入层的表面上形成氧化膜、在该氧化膜上形成多晶半导体层的工序；在上述多晶半导体层上形成氧化膜、经该氧化膜贴合支撑衬底的工序；以及以上述支撑基板为底面、研磨上述半导体衬底直到露出上述第1和第2岛区的工序。
在本发明的半导体集成电路装置的制造方法中，其特征在于，较为理想的是，刻蚀上述第1和第2岛区的工序是下述的工序完全地除去由形成上述第1和第2岛区的低浓度杂质扩散层构成的上述埋入层与上述外延层的边界面，而且，完全地刻蚀到被膜厚化了的上述第1和第2岛区的底部，为了实现介质隔离型的互补型双极型晶体管，刻蚀成V槽型。
在本发明的半导体集成电路装置的制造方法中，较为理想的是，由在集电区的周围形成的高浓度杂质扩散层构成的埋入层与形成集电区的埋入层同时地、而且沿V槽型刻蚀的倾斜线形成。由此，还利用对上述第1和第2岛区进行元件间分离的V槽型刻蚀工序同时形成高浓度埋入层，从而可缩短半导体集成电路装置的制造工序。
在本发明的半导体集成电路装置的制造方法中，较为理想的是，与对衬底表面进行离子注入以形成集电极取出扩散层的情况相比，由于对外延层表面进行离子注入，故可明显地减少衬底中的结晶缺陷的发生。
图1是说明本发明的半导体集成电路装置的剖面图。
图2是说明本发明的半导体集成电路装置的制造方法的剖面图。
图3是说明本发明的半导体集成电路装置的制造方法的剖面图。
图4是说明本发明的半导体集成电路装置的制造方法的剖面图。
图5是说明本发明的半导体集成电路装置的制造方法的剖面图。
图6是说明本发明的半导体集成电路装置的制造方法的剖面图。
图7是说明本发明的半导体集成电路装置的制造方法的剖面图。
图8是说明本发明的半导体集成电路装置的制造方法的剖面图。
图9是说明本发明的半导体集成电路装置的制造方法的剖面图。
图10是说明本发明的半导体集成电路装置的制造方法的剖面图。
图11是说明本发明的半导体集成电路装置的制造方法的剖面图。
图12是示出本发明的半导体集成电路装置的介质隔离型的互补型晶体管中的集电区的厚度与耐压的关系的特性图。
图13是说明现有的半导体集成电路装置的剖面图。
图14是说明现有的半导体集成电路装置的制造方法的剖面图。
图15是说明现有的半导体集成电路装置的制造方法的剖面图。
图16是说明现有的半导体集成电路装置的制造方法的剖面图。
图17是说明现有的半导体集成电路装置的制造方法的剖面图。
图18是说明现有的半导体集成电路装置的制造方法的剖面图。
图19是说明现有的半导体集成电路装置的制造方法的剖面图。
图20是说明现有的半导体集成电路装置的制造方法的剖面图。
具体实施例方式
以下，一边参照附图，一边详细地说明本发明的半导体集成电路装置及其制造方法的实施例。
图1是经多晶硅59作为介质隔离型的互补型晶体管形成的高耐压NPN晶体管21和高耐压纵型PNP晶体管22的IC的剖面图。
本发明的半导体集成电路装置中，在覆盖了氧化硅膜60的支撑衬底61上形成了多晶硅59。在此，通过经氧化硅膜60在1100℃～1200℃下进行约2小时的热处理，使支撑衬底61与多晶硅59贴合。然后，经多晶硅59形成介质隔离型的互补型的双极型晶体管。
在高耐压NPN晶体管21中，以包围集电区54的方式形成了氧化硅膜58和N+型的埋入层55。然后，在集电区54上将N+型的扩散区64作为集电极导出区来形成，将P型的扩散区62作为基区来形成，将N+型的扩散区66作为发射区来形成。此时，通过导出区64与N+型的埋入层55连接来形成，形成N+型的高浓度层，具有降低了高耐压NPN晶体管21的集电极电阻的结构。
在高耐压纵型PNP晶体管22中，以包围集电区56的方式形成了氧化硅膜58和P+型的埋入层57。然后，在集电区56上将P+型的扩散区65作为集电极导出区来形成，将N+型的阱区63作为基区来形成，将P+型的扩散区67作为发射区来形成。此时，通过连接形成导出区65与P+型的埋入层57，形成P+型的高浓度层，具有降低了高耐压PNP晶体管22的集电极电阻的结构。
在此，虽然未图示，但在与其它的外围电路一体化形成为单片的情况下，在这些元件上形成由Al构成的电极布线、由聚酰亚胺系列的绝缘膜得到的层间绝缘膜、聚酰亚胺系列的套状涂层等。
在上述的本发明的半导体集成电路装置中，在N-型和P-型的集电区54、56的周围形成N+型和P+型的埋入层55、57，使其与集电极导出区64、65连接。由此，形成N+型和P+型的高浓度层，使集电极电阻降低，可实现集电区54、56的层厚的增加，其结果，可形成高耐压的互补型的双极型晶体管。
具体地说，在图12中示出了本发明的半导体集成电路装置的隔离型的互补型晶体管中的集电区的膜厚与耐压的关系。如该特性图中所示，在集电区的膜厚为90微米的情况下，集电极-发射极间的耐压Vceo可得到300V，可形成高耐压的互补型的双极型晶体管。此外，为了得到250V以上的集电极-发射极间的耐压Vceo，集电区的膜厚必须约为60微米以上，大大超过了使用槽的制造方法中的极限。
再者，本发明的半导体集成电路装置如上所述，由于经多晶硅59可靠地对NPN晶体管21和PNP晶体管22进行了介质隔离，故可抑制晶体管21、22的相互影响和寄生晶体管的产生，成为更适合于高频的半导体集成电路装置。
再者，结晶轴(100)的P型单晶硅衬底23使用电阻率为50Ω·cm以上的衬底，在该衬底23上层叠外延层来形成晶体管形成区。而且，在本发明中，虽然层叠多层的外延层，但此时在长时间内将衬底23置于高温下。例如，在层叠4层的外延层的情况下，在约1000～1400℃下放置时间是24小时。因此，如上所述，通过使用低电阻率的衬底，可抑制来自衬底23的攀升。其结果，可将作为集电区54、56使用的外延层形成得较厚，可实现高耐压的晶体管。
其次，参照图2～图11说明图1中示出的本发明的半导体集成电路装置的制造方法。
首先，如图2中所示，准备厚度约为650微米的P型单晶硅衬底23，对该衬底23的表面进行热氧化，形成氧化膜，对氧化膜进行光刻，作为选择掩模。然后，在衬底23的表面上注入形成N-型的第1埋入层24、N+型的第1埋入层25、26的磷(P)离子和形成P-型的第1埋入层27、P+型的第1埋入层28、29的硼(B)离子并使其扩散。
其次，如图3中所示，在全部除去了作为选择掩模使用的氧化膜后，在外延生长装置的支撑台上配置衬底23，利用灯加热，在对衬底23施加约1140℃的高温的同时，通过在反应管内导入SiH2Cl2气体和H2气体，生长厚度为18～22微米的N或N-的第1外延层30，然后，对第1外延层30的表面进行热氧化，形成氧化膜，对氧化膜进行光刻，成为各自的选择掩模。然后，在第1外延层30的表面上注入形成N-型的第2埋入层31、N+型的第2埋入层32、33的磷(P)离子和形成P-型的第2埋入层34、P+型的第2埋入层35、36的硼(B)离子并使其扩散。
其次，如图4中所示，在全部除去了作为选择掩模使用的氧化膜后，在外延生长装置的支撑台上配置衬底23，利用灯加热，在对衬底23施加约1140℃的高温的同时，通过在反应管内导入SiH2Cl2气体和H2气体，生长厚度为18～22微米的N或N-的第2外延层37，然后，对第2外延层37的表面进行热氧化，形成氧化膜，对氧化膜进行光刻，成为各自的选择掩模。然后，在第2外延层37的表面上注入形成N-型的第3埋入层38、N+型的第3埋入层39、40的磷(P)离子和形成P-型的第3埋入层41、P+型的第3埋入层42、43的硼(B)离子并使其扩散。
此时，同时使N-型的第1和第2埋入层24、31、N+型的第1和第2埋入层25、26、32、33、P-型的第1和第2埋入层27、34和P+型的第1和第2埋入层28、29、35、36扩散并连接。
其次，如图5中所示，在全部除去了作为选择掩模使用的氧化膜后，在外延生长装置的支撑台上配置衬底23，利用灯加热，在对衬底23施加约1140℃的高温的同时，通过在反应管内导入SiH2Cl2气体和H2气体，生长厚度为18～22微米的N或N-的第3外延层44，然后，对第3外延层44的表面进行热氧化，形成氧化膜，对氧化膜进行光刻，成为各自的选择掩模。然后，在第3外延层44的表面上注入形成N-型的第4埋入层45、N+型的第4埋入层46、47的磷(P)离子和形成P-型的第4埋入层48、P+型的第4埋入层49、50的硼(B)离子并使其扩散。
此时，同时使N-型的第2和第3埋入层31、38、N+型的第2和第3埋入层32、33、39、40、P-型的第2和第3埋入层34、41和P+型的第2和第3埋入层35、36、42、43扩散并连接。
其次，如图6中所示，在全部除去了作为选择掩模使用的氧化膜后，在外延生长装置的支撑台上配置衬底23，利用灯加热，在对衬底23施加约1140℃的高温的同时，通过在反应管内导入SiH2Cl2气体和H2气体，生长厚度为18～22微米的N或N-的第4外延层51。然后，在第4外延层51的表面上注入形成N+型的第5埋入层52的磷(P)离子和形成P+型的第5埋入层53的硼(B)离子并使其扩散。
此时，N+型的第5埋入层52和P+型的第5埋入层53的宽度形成为与在第3外延层44中形成的N-型的第4埋入层45、N+型的第4埋入层46、47和P-型的第4埋入层48、P+型的第4埋入层49、50的宽度大致同等。然后，在大体为1250℃的高温下利用约16小时的扩散工序使各自的埋入层连接了的结果，如图示那样，成为形成NPN晶体管21的N-型的集电区54、N+型的埋入层55和PNP晶体管22的P-型的集电区56、P+型的埋入层57的区域。
在此，之所以使用磷(P)作为N型的杂质、使用硼(B)作为P型杂质，是为了通过使用扩散速度快的杂质、在短的热处理时间内可靠地进行埋入层的连接。即，在N型的杂质区和P型的杂质区中，在短时间内形成平坦的杂质分布剖面。
再者，在衬底23上能同时形成NPN晶体管21和PNP晶体管22形成区这一点也是本发明的特征。
其次，如图7中所示，对第4外延层51的表面进行热氧化，形成氧化膜，对氧化膜进行光刻，作成选择掩模。此时，为了减少靠近1个芯片形成的NPN晶体管21和PNP晶体管22的干扰的影响，此外，为了抑制寄生晶体管的发生，必须实现形成NPN晶体管21的N-型的集电区54与形成PNP晶体管22的P-型的集电区56的元件间隔离。而且，通过比第1外延层30、第2外延层37、第3外延层44、第4外延层51和衬底23的N-型的第1埋入层24、N+型的第1埋入层25、26、P-型的第1埋入层27和P+型的第1埋入层28、29已扩散的部分刻蚀得深，形成元件间隔离用的V型的槽。
其次，如图8中所示，利用CVD法在氧化硅膜58上在约1240℃的高温中以约1小时淀积多晶硅59，使膜厚约为150微米。其后，利用研磨对多晶硅42进行平坦化，使之在膜厚薄的部位处约为30微米，另外准备覆盖了氧化膜60的晶片，将其作为支撑衬底61贴合到多晶硅42的表面上，通过在1100℃～1200℃下进行约2小时的热处理，来可靠地贴合支撑衬底61。在此，支撑衬底61只要是能耐受以下的工序中的研磨工序的材料即可，可以不特别是导电性的材料。
其次，如图9中所示，使表面背面颠倒，使单晶硅衬底23为表面，使支撑衬底61为背面。然后，从硅衬底23的表面开始将硅衬底23研磨约580微米，直到露出N-型的集电区54和P-型的集电区56。此时，N-型的集电区54、P-型的集电区56成为经多晶硅59进行了介质隔离的结构。此外，利用该工序，以约60～80微米的膜厚来形成N-型的集电区54和P-型的集电区56。
其次，如图10中所示，在N-型的集电区54中将P型的扩散区62作为基区来形成，此外，利用离子注入，在P-型的集电区56中将N+型的阱区63作为基区来形成。
其次，如图11中所示，对N-型的集电区54和P-型的集电区56的表面进行热氧化，形成氧化膜，对氧化膜进行光刻，作成选择掩模。然后，在N-型的集电区54中注入将N+型的扩散区64作为集电极导出区来形成的砷(As)离子和将P+型的扩散区65作为集电极导出区来形成的硼(B)离子并使其扩散。然后，同时地通过在P型的扩散区62中将N+型扩散区66作为发射区来形成，形成NPN晶体管21。此外，通过在N+型的阱区63中将P+型扩散区67作为发射区来形成，形成PNP晶体管22。
在该工序中，由于N+型的埋入层55和P+型的埋入层57沿V槽型刻蚀的倾斜被形成到表面，故N+型的集电极导出区64和P+型的集电极导出区65可在短的扩散时间内与N+型的埋入层55和P+型的埋入层57连接。此外，即使存在N+型的集电极导出区64与P+型的集电极导出区65的掩模偏移，由于N+型的埋入层55和P+型的埋入层57沿V槽型刻蚀的倾斜被形成到表面，故通过扩散时间的调整，可容易地使两者连接。由此，N+型的集电极导出区64和P+型的集电极导出区65分别与N+型的埋入层55和P+型的埋入层57连接，成为减少了集电极电阻的结构。
其后，在整个面上淀积氧化膜，从在电极形成部上设置了开口的氧化膜上使铝淀积，形成电极68。由此，成为图1中示出的半导体集成电路装置的结构。
在以上所述的实施例中，说明了层叠4层的外延层的结构，但即使根据使用目的改变被层叠的外延层的段数，也能得到与上述的半导体集成电路装置同样的效果。
此外，在上述的实施例中，由于形成集电区和高浓度埋入层时使用的埋入层用的掩模在每次层叠外延层时使埋入层的宽度变窄来形成，故在每1层中掩模都改变，但也可使用对全部的外延层都相同的掩模来形成埋入层。此时，由于用1片掩模即可，故是更经济的制造方法。
按照本发明，在半导体集成电路装置中，在低浓度层的集电区的周围形成高浓度层的埋入层，通过使其与高浓度集电极导出区连接，可形成高浓度层区域，使集电极电阻降低，可实现集电区的厚膜化，可实现在高耐压方面良好的半导体集成电路装置。
此外，按照本发明的半导体集成电路装置的制造方法，在形成集电区的工序中，由于通过层叠多层外延层来形成，故可实现集电区的层厚的增加，可实现在高耐压方面良好的半导体集成电路装置。
再者，按照本发明的半导体集成电路装置的制造方法，在刻蚀集电区的工序中，通过刻蚀成V槽型，可高精度地刻蚀到深的部分，通过利用多晶硅可靠地进行介质隔离，可实现能减少彼此的晶体管的影响的半导体集成电路装置的制造方法。
再者，按照本发明的半导体集成电路装置的制造方法，在集电区的周围形成集电极引出区的工序中，通过在相同的工序中形成用于形成集电区的埋入层和形成集电极引出区的埋入层，通过刻蚀成V槽型，可一次形成集电区和集电极引出区，可实现在批量生产性方面极为良好的半导体集成电路装置。
再者，按照本发明的半导体集成电路装置的制造方法，在互补型的晶体管的集电极导出区的形成工序中，由于通过刻蚀成V槽型以具有倾斜的方式来形成高浓度埋入层，故可在几乎不使集电极导出区扩散的情况下与该高浓度埋入层连接，此外，可用与发射区相同的工序来形成，可实现在批量生产性方面极为良好的半导体集成电路装置。
权利要求
1.一种半导体集成电路装置的制造方法，其特征在于，具有下述工序准备一种导电型的半导体衬底的工序；在上述衬底上形成多层相反的导电型的外延层、扩散并连接已在上述衬底和上述外延层中形成的一种导电型和相反的导电型的埋入层、形成第1和第2岛区和在该第1和第2岛区的周围由高浓度杂质扩散层构成的第1和第2埋入层的工序；留下上述第1和第2埋入层、将上述第1和第2岛区的两端部刻蚀成V槽型的工序；在上述第1和第2埋入层的表面上形成氧化膜、在该氧化膜上形成多晶半导体层的工序；在上述多晶半导体层上形成氧化膜、经该氧化膜贴合支撑衬底的工序；以及以上述支撑基板为底面、研磨上述半导体衬底直到露出上述第1和第2岛区的工序。
2.如权利要求1中所述的半导体集成电路装置的制造方法，其特征在于沿上述V槽型刻蚀的倾斜线形成由高浓度杂质扩散层构成的上述第1和第2埋入层。
3.如权利要求1中所述的半导体集成电路装置的制造方法，其特征在于在同一工序中形成上述第1和第2岛区和上述第1和第2埋入层。
4.如权利要求1中所述的半导体集成电路装置的制造方法，其特征在于形成上述第1和第2岛区的最上部的埋入层由高浓度杂质扩散层构成。
5.如权利要求1中所述的半导体集成电路装置的制造方法，其特征在于在已露出的上述第1和第2岛区中形成导电类型不同的晶体管。
全文摘要
本发明在NPN晶体管和纵型PNP晶体管的介质隔离型的互补型双极型晶体管中提供实现晶体管的高耐压化用的一种半导体集成电路装置的制造方法。在形成本发明的半导体集成电路装置的集电区和集电极引出区时,在每个外延层中同时形成集电区的埋入层和集电极引出区的埋入层。然后,使各自的埋入层扩散并使其连接,刻蚀成V槽型。由此,同时形成已被厚膜化的集电区和集电极引出区,实现了高耐压化的半导体集成电路装置。
文档编号H01L29/73GK1341961SQ0113572
公开日2002年3月27日 申请日期2001年9月7日 优先权日2000年9月7日
发明者高田忠良, 北村修, 大川重明, 畑博嗣, 藤沼近雄 申请人:三洋电机株式会社