专利名称：应用于系统芯片的半导体器件的制造方法
技术领域：
本发明涉及一种半导体器件的制造方法，且特别涉及一种应用于系统芯片的半导体器件的制造方法。
然而，将动态随机存取内存、闪存、逻辑电路以及高频(radiofrequency，RF)器件等器件制作在同一芯片上，其彼此之间的电路连结在电路布局图的设计上较为复杂。此外，由于不同功能器件的制造方法迥异，因此在系统芯片的制造上，如何将不同功能的器件整合制造在同一芯片上是很重要的。
请参照
图1所示是公知的一种系统芯片的存储单元区的上视图。图2所示是公知的一种系统芯片的剖面图。在图2中，可划分为存储单元区200以及外围电路区202。其中，存储单元区200a为图1中沿着I-I’线的剖面图。存储单元区200b为图1中沿着II-II’线的剖面图。
请同时参照图1与图2，系统芯片划分为存储单元区200以及外围电路区202。在存储单元区200的基底100上已形成复数条位线102、由氧化硅/氮化硅/氧化硅组成的复合介电层104、复数个栅极108、抗击穿离子植入区114以及位于栅极108侧壁的间隙壁116。而在外围电路区202的P型金氧半导体晶体管(PMOS)器件区的基底100上已形成介电层106、复数个栅极110、P型淡掺杂源极/漏极区112(LightDoped Drain，LDD)、源极/漏极区120以及位于栅极110侧壁的间隙壁118。
在制造上述系统芯片的制程中，利用非等向蚀刻法移除部分介电层(未图标)以在栅极108、栅极110的侧壁形成间隙壁116、间隙壁118的步骤中，存储单元区200的基底100的表面很容易因过度蚀刻(Over Ething)，而形成硅凹陷122(Si Recess)。由于基底100表面为离子浓度较高之处，因此，当存储单元区200的基底100的表面产生硅凹陷时，会使得基底100的离子浓度不足而容易产生击穿现象(PunchThrough)。因而，必须通过在外围电路区202的P型金氧半导体晶体管(PMOS)器件区的栅极110两侧的基底100中植入P-型离子。形成P型淡掺杂源极/漏极区112的步骤中，以较高的离子布植能量进行离子植入，以同时在存储单元区200的栅极108之间植入P-型离子，形成抗击穿离子植入区114(Anti-Punch Through Region)。然而，在存储单元区200形成抗击穿离子植入区，却会因为P型离子的扩散因素而造成器件起始电压(Vt)上升，以及会在源极/漏极的接合(Junction)处产生接合崩溃(Junction Breakdown)等问题。
本发明提供一种应用于系统芯片的半导体器件的制造方法，此方法包括提供具有一存储单元区与一外围电路区的一基底，在此基底的存储单元区形成复数个位线后，在基底的存储单元区与外围电路区分别形成一第一介电层与一第二介电层。接着，在基底的存储单元区与外围电路区形成复数个栅极。并且进行一全面性离子植入步骤，此离子植入步骤的离子植入能量是使所植入的离子足以在外围电路区的一P型金氧半导体晶体管器件区的栅极两侧的基底中形成复数个P型淡掺杂源极/漏极区，但无法存储单元区的基底中形成一抗击穿离子植入区。然后，在栅极的侧壁形成复数个间隙壁，其中存储单元区之中相邻的栅极侧壁所形成的间隙壁彼此相连。之后进行一离子植入步骤，以在外围电路区的P型金氧半导体晶体管器件区的栅极两侧的基底中形成复数个P型源极/漏极区。
根据本发明的较佳实施例所述，由于随着半导体器件集成度的增加，存储单元区的栅极之间的间隙变小，使得后续形成于栅极的侧壁上的间隙壁会彼此相连，因此通过相连间隙壁的阻挡，使存储单元区的栅极之间的基底不会有过蚀刻的情形，当然就不会造成硅凹陷的现象，也就不需要再对存储单元区的硅凹陷进行抗击穿离子植入。而且，本发明在进行外围电路区中的P型金氧半导体晶体管器件区的P型轻微掺杂的源极/漏极区的离子植入步骤中，以仅能穿透外围电路区的P型金氧半导体晶体管的基底表面，而无法穿透存储单元区的基底表面的能量，只会在外围电路区形成P型淡掺杂源极/漏极区，而不会在存储单元区形成抗击穿离子植入区。当然就不会造成因P型离子的扩散因素而造成起始电压(Vt)上升，以及会在源极/漏极的接合(Junction)处产生接合崩溃(Junction Breakdown)等问题。
因此，本发明所公开的一种应用于系统芯片的半导体器件的制造方法，可以防止存储单元区产生硅凹陷，同时不需要对存储单元区进行抗击穿植入，可以提高器件效能。
图中标记分别为100、300基底102、302位线104、106、304、306介电层108、110、308、310栅极112、312淡掺杂源极/漏极区114抗击穿离子植入区116、118、314、316间隙壁120、318源极/漏极区122硅凹陷200、200a、200b、400、400a、400b存储单元区202、402外围电路区以下根据附图，详细说明本发明较佳实施例的应用于系统芯片的半导体器件的制造方法。图3所示是本发明较佳实施例的一种系统芯片的存储单元区的上视图。图4A至图4C所示是本发明较佳实施例的一种系统芯片的制造流程剖面图。在图4A与图4C中可划分为存储单元区400以及外围电路区402。其中，存储单元区400a为图3中沿着III-III’线的剖面图。存储单元区400b为图3中沿着IV-IV’线的剖面图。
首先，请参照图3与图4A，提供一基底300，在此基底300上形成复数条位线302。形成位线302的方法例如是先在基底300上形成一图案化的光阻层(未图标)，然后进行一离子植入过程，在图案化的光阻层所裸露的基底300中植入N+型离子，再移除图案化光阻层，而形成位线302。
接着，在存储单元区400形成一层复合介电层304以及在外围电路区402形成一层介电层306，复合介电层304例如是由氧化硅/氮化硅/氧化硅所组成，形成复合介电层304的方法例如是化学气相沉积法(Chemical Vapor Deposition，CVD)。介电层306的材质例如是氧化硅，形成介电层306的方法例如是热氧化法(Thermal Oxidation)。其中，在存储单元区400形成一层复合介电层304以及在外围电路区402形成一介电层306的步骤例如是先形成一层光阻层(未图标)覆盖住存储单元区400并裸露外围电路区402，接着在外围电路区402的基底300上形成介电层306后，移除覆盖住存储单元区400的光阻层。然后，再形成另一层光阻层(未图标)覆盖住外围电路区402并裸露存储单元区400，接着在存储单元区400的基底300上形成一层复合介电层304，再移除覆盖住外围电路区402的光阻层。当然也可以先形成一层光阻层(未图标)覆盖住外围电路区402并裸露存储单元区400，接着在存储单元区400的基底300上形成一层复合介电层304后，移除覆盖住外围电路区402的光阻层。然后，再形成另一层光阻层(未图标)覆盖住存储单元区400并裸露外围电路区402，接着在外围电路区402的基底300上形成介电层306后，移除覆盖住存储单元区400的光阻层。
接着，请参照图3与图4B，在基底300上形成一层导体层(未图标)，此导体层的材质例如是掺杂复晶硅，形成导体层的方法例如是以临场(In-Situ)掺杂离子的方式，利用化学气相沉积法在基底300上形成一层掺杂多晶硅层。接着，利用微影蚀刻工艺，图案化此导体层以在存储单元区400形成复数个栅极308以及在外围电路区402形成复数个栅极310。
然后，进行一全面性的离子植入步骤，以外围电路区402的P型金氧半导体晶体管器件区的栅极310为罩幕，在栅极310两侧的基底300中植入P-离子，以形成P型淡掺杂源极/漏极区312。其中，离子植入步骤的能量控制在使植入的离子能够在外围电路区402的P型金氧半导体晶体管器件区的栅极310两侧的基底300中形成P型淡掺杂源极/漏极区312，但却无法在存储单元区400的基底300中形成抗击穿离子植入区。
接着，请参照图4C，在整个基底300上形成一层介电层(未图标)，此介电层的材质例如是氧化硅或氮化硅，形成介电层的方法例如是化学气相沉积法。然后，移除部分介电层以在存储单元区400的栅极308的侧壁形成间隙壁314以及在外围电路区402的栅极310的侧壁形成间隙壁316。移除部分介电层的方法例如是非等向性蚀刻法。由于随着半导体器件集成度的增加，使得存储单元区400的栅极308之间的间隙变小，所沉积的介电层会填满存储单元区400的栅极308之间的间隙，使得后续的在栅极108的侧壁上形成之间隙壁314的过程中，栅极308之间的介电层不会被完全移除，也就是栅极308之间的间隙壁314会彼此相连，因此栅极308之间的基底300不会有过蚀刻的情形，当然就不会造成硅凹陷的现象，也就不需要再对存储单元区400的硅凹陷进行抗击穿离子植入。
然后，以外围电路区402中间隙壁316与栅极310为罩幕，进行一离子植入步骤，在外围电路区402的P型金氧半导体晶体管器件区的栅极310两侧的基底300中植入P+型离子，以形成源极/漏极区318。
之后，完成系统芯片的过程为熟知此项技术者所能轻易实现的，因此不再赘述。
根据上述本发明的较佳实施例所述，由于存储单元区的栅极之间的间隙壁会彼此相连，因此通过相连间隙壁的阻挡，使存储单元区的栅极之间的基底不会有过蚀刻的情形，当然就不会造成硅凹陷的现象，也就不需要再对存储单元区的硅凹陷进行抗击穿离子植入。而且，本发明在进行外围电路区的P型金氧半导体晶体管器件区的P型轻微掺杂的源极/漏极区的离子植入步骤中，以仅能穿透外围电路区的P型金氧半导体晶体管器件区的基底表面，而无法穿透存储单元区的基底表面的能量，只会在外围电路区的P型金氧半导体晶体管器件区形成P型淡掺杂源极/漏极区，而不会在存储单元区形成抗击穿离子植入区。当然就不会造成因P型离子的扩散因素而造成起始电压(Vt)上升，以及会在源极/漏极的接合(Junction)处产生接合崩溃(JunctionBreakdown)等问题。
因此，本发明所公开的一种应用于系统芯片的半导体器件的制造方法，可以防止存储单元区产生硅凹陷，同时不需要对存储单元区进行抗击穿植入，可以提高器件效能。
虽然本发明已以一较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该项技术的人员，在不脱离本发明的精神和范围内所作的更动与润饰，均属于本发明的保护范围。
权利要求
1.一种应用于系统芯片的半导体器件的制造方法，其特征在于该方法包括提供一基底，该基底包括一存储单元区与一外围电路区；在该基底的该存储单元区形成复数个位线；在该基底的该存储单元区与该外围电路区分别形成一第一介电层与一第二介电层；在该基底的该存储单元区与该外围电路区形成复数个栅极；进行一全面性离子植入步骤，该离子植入步骤的离子植入能量使所植入的离子足以在该外围电路区的一P型金氧半导体晶体管器件区的该些栅极两侧的该基底中形成复数个P型淡掺杂源极/漏极区，但无法在该存储单元区的该基底中形成一抗击穿离子植入区；在该些栅极的侧壁形成复数个间隙壁，其中该存储单元区之中相邻的该些栅极侧壁所形成的该些间隙壁彼此相连；进行一离子植入步骤，以在该外围电路区的该P型金氧半导体晶体管器件区的该些栅极两侧的该基底中形成复数个P型源极/漏极区。
2.根据权利要求1所述的应用于系统芯片的半导体器件的制造方法，其特征在于该第一介电层的材质包括氧化硅/氮化硅/氧化硅层。
3.根据权利要求2所述的应用于系统芯片的半导体器件的制造方法，其特征在于形成该第一介电层的方法包括化学气相沉积法。
4.根据权利要求1所述的应用于系统芯片的半导体器件的制造方法，其特征在于该第二介电层的材质包括氧化硅。
5.根据权利要求4所述的应用于系统芯片的半导体器件的制造方法，其特征在于形成该第二介电层的方法包括热氧化法。
6.根据权利要求1所述的应用于系统芯片的半导体器件的制造方法，其特征在于在该基底的该存储单元区形成该些位线的步骤包括在该周边电路区形成一图案化光阻层；进行一离子植入步骤，在该图案化光阻层所暴露的该基底中植入N+型离子。
7.根据权利要求1所述的应用于系统芯片的半导体器件的制造方法，其特征在于在该些栅极的侧壁形成该些间隙壁的步骤包括在该基底的该存储单元区与该外围电路区上形成一介电层，以及进行一非等向性蚀刻工艺，移除部分该介电层。
8.根据权利要求1所述的应用于系统芯片的半导体器件的制造方法，其特征在于在该基底的该存储单元区与该外围电路区分别形成该第一介电层与该第二介电层的步骤包括在该基底上形成一第一光阻层覆盖该存储单元区并裸露该外围电路区；在该外围电路区的该基底上形成该第二介电层；移除该第一光阻层；在该基底上形成一第二光阻层覆盖该外围电路区并裸露该存储单元区；在该存储单元区的该基底上形成一第一介电层；移除该第二光阻层。
9.一种应用于系统芯片的半导体器件的制造方法，其特征在于该方法包括提供一基底，该基底包括一存储单元区与一外围电路区，且该存储单元区已形成复数个位线与一第一介电层，该外围电路区已形成一第二介电层；在该基底的该存储单元区与该外围电路区形成复数个栅极；在该外围电路区的一P型金氧半导体晶体管器件区的该些栅极两侧的该基底中形成复数个P型淡掺杂源极/漏极区，在该存储单元区的该基底中不形成一抗击穿离子植入区；在该基底的该存储单元区与该外围电路区形成一第三介电层，且该第三介电层填满该存储单元区之中相邻的该些栅极之间的间隙；进行一非等向性蚀刻过程，移除部分该第三介电层，以在该些栅极的侧壁形成复数个间隙壁，其中该存储单元区之中相邻的该些栅极之间的间隙中的该第三介电层未被移除；进行一离子植入步骤，以在该外围电路区的该P型金氧半导体晶体管器件区的该些栅极两侧的该基底中形成复数个P型源极/漏极区。
10.根据权利要求9所述的应用于系统芯片的半导体器件的制造方法，其特征在于该第一介电层的材质包括氧化硅/氮化硅/氧化硅层。
11.根据权利要求10所述的应用于系统芯片的半导体器件的制造方法，其特征在于形成该第一介电层的方法包括化学气相沉积法。
12.根据权利要求9所述的应用于系统芯片的半导体器件的制造方法，其特征在于该第二介电层的材质包括氧化硅。
13.根据权利要求12所述的应用于系统芯片的半导体器件的制造方法，其特征在于形成该第二介电层的方法包括热氧化法。
全文摘要
一种应用于系统芯片的半导体器件的制造方法，提供具有存储单元与外围电路区的基底，在此基底的存储单元形成复数个位线与第一介电层，以及在外围电路区形成第二介电层。接着，在存储单元区与外围电路区形成复数个栅极后，以仅能够穿透外围电路区的基底表面但无法穿透存储单元区的基底表面的能量进行P型金氧半导体晶体管的淡掺杂源极/漏极区的离子植入。然后，在栅极的侧壁形成复数个间隙壁，其中形成在存储单元区中相邻的栅极侧壁的间隙壁彼此相连。之后，再在外围电路区的P型金氧半导体晶体管器件区的栅极两侧的基底中形成复数个P型源极/漏极区。
文档编号H01L21/82GK1420542SQ0113618
公开日2003年5月28日 申请日期2001年11月21日 优先权日2001年11月21日
发明者叶彦宏, 范左鸿, 林宏穗, 卓世耿, 刘慕义, 詹光阳, 卢道政 申请人:旺宏电子股份有限公司