非挥发性存储器结构及其制造方法

专利名称：非挥发性存储器结构及其制造方法
技术领域：
本发明是有关于一种半导体技术，尤指一种非挥发性存储器结构及其制造方法背景技术以前在制造非挥发性快闪存储器时，常会用到一种很典型的制程-局部矽氧化(local oxidation of Silicon，L0C0S)制程，以隔离并排在晶片上的各元件(如位元线)，但是局部矽氧化的制程往往会生成鸟嘴形状的氧化层，我们必须预留空间给这个凸出的结构，但是这个凸出结构的尺寸在位元线间距中占了相当大的比例，使得元件间的距离无法更进一步的缩小，未对准步骤成为限制元件尺寸的主要因素。有鉴于此，一种所谓的浅沟槽隔离(shallow trench isolation，STI)技术因应而生，以自对准的方式有效改善这种情况。
图1到图8说明J.Chen等人在2000年1月11日公告的美国专利号6,013,551，内容描述的传统非挥发性堆叠闸快闪存储器的制造方法。在P掺杂矽基板150上方成长二氧化矽层108(亦可称为穿隧氧化层(tunnel oxide layer)，在以下的叙述中会简称为氧化层)，在氧化层108顶面再沉积一掺杂复晶矽层124，此复晶矽层124将会形成记忆胞元电晶体的浮动闸(floating gate)。
接着，在结构的表面形成遮罩106，经由遮罩开口向下蚀刻复晶矽层124、氧化层108、以及基板150，致使在基板150内形成复数个沟槽910(如图2所示)。
如图3所示，将介电材料填入沟槽910中并覆盖整个结构，其细节步骤为先以热气化法成长二氧化矽层90，然后以电浆增强化学气相沉积法(plasma enhanced chemical vapor deposion，PECVD)沉积一二氧化矽层94，再以次大气压化学气相沉积法(subatomspheric chemicalvapor deposition，SACVD)沉积一层厚度较厚的二氧化矽层96。
接着对结构进行化学机械研磨(chemical mechanical polishing，CMP)步骤，如图4所示，以曝露出复晶矽层124。
关于化学机械研磨，我们在此特别稍加说明。在图案化绝缘层或将沉积下一层之前，需要平坦化绝缘层的上表面，因为这么做可以放宽对用于图案化绝缘层或上方层的微影设备聚焦深度的要求，如果绝缘层的上表面是平坦的，则我们可以接受聚焦深度有较大的变异性，这对以微影设备制造小尺寸物品是特别重要的。
而化学机械研磨法广泛使用于平坦化制程，因为化学机械研磨法十分快速，也不需要在高温下进行。
以化学机械研磨法处理绝缘层通常是停止于绝缘层下方较坚硬的一层，举个例子，以化学机械研磨法处理二氧化矽层时，可以在形成二氧化矽层前先沉积一层氧化矽层，做为停止层，请参阅于1999年6月1日公告的美国专利号5,909,628《REDUCING NON-UNIFORMITY IN A REFILLLAYER THICKNESS FOR A SEMICONDUCTOR DEVICE》。
接着如图5所示，在结构上形成一ONO(氧化矽、氮化矽、氧化矽)层98，然后在上方沉积一矽层99，接着沉积一矽化钨层100。
然后形成遮罩(没有画出)，并图案化上述100、99、98、124各层(如图6所示)，此时复晶矽层124将会成为浮动闸，而矽层99和矽化钨层100将会分别成为控制闸(control gate)和字元线(wordline)。
如图8所示，接着在结构上形成遮罩101，利用遮罩101蚀刻移除部分的氧化层90、94、96(如图7所示)，蚀刻之后，保留遮罩101，用于植入掺杂物以形成源极线103。
然后执行其他的植入步骤以适当的掺杂源极区域和汲极区域。
虽然上述方法可以缩小存储器的尺寸，但随着制程的演进及线宽的限制，还是需要再缩小存储器的尺寸。

发明内容
因此，本发明的目的在于提供一种制造包含非挥发性存储器的集成电路的方法，利用多次的自对准步骤形成多晶矽层(浮动闸、控制闸、选择闸)，借由三者闸的自对准及相互排列方式，可以更进一步减少位元线闸距，更大幅地缩小存储器的尺寸。
依照上述的目的，本发明实施例提供了一种制造包含非挥发性存储器的集成电路的方法，这种方法包括以下步骤(a)在半导体区域S1上形成一第一层，其中集成电路包含复数个非挥发性记忆胞元，每一个记忆胞元有一个由部分第一层所形成的浮动闸；(b)经由上述第一层的开口在区域S1内形成沟槽，并以绝缘材料填充沟槽；(C)在区域S1上形成一第一层，其中每一个胞元有一个由部分第二层所形成的导电闸，其中导电闸(conductive gate)与胞元的浮动闸隔离；(d)图案化上述第二层，以形成伸向特定方向的长条(strip)，每一长条会横跨复数个沟槽；(e)移除未被第二层覆盖的区域S1上的部分第一层，以形成复数个第一结构，每一个第一结构包含一条从第二层形成的长条，并包含长条下方的部分第一层，每一个第一结构还有一个第一侧壁；(f)在第一层和第二层之上形成一第三层，并利用非等向蚀刻步骤移除部分的第三层，在每一第一结构的至少一部分第一侧壁上形成间壁，每一间壁会与第一结构上的第一层和第二层隔离；(g)移除部分区域S1上方的部分第三层，不完全移除间壁，其中每一个胞元包含一个由第一结构第一侧壁上方的部分间壁所形成的导电闸；(h)在至少一部分的区域S1中掺入掺杂物；其中步骤(g)和(h)是利用单一微影遮罩技术进行。
本发明的其他特征和优点会在实施例说明中有详细的介绍，当然本发明真正的权利范围是由所附申请专利范围所定义。


图1至图7为习知快闪存储器的制程剖面图；图8为图1至图7存储器的俯视图；图9A为根据本发明存储器实施例的俯视图；图9B和图9C为图9A存储器的剖面图；图10A为图9A存储器的电路图；图10B为图9A存储器的俯视图；图11和图12A为图9A存储器的制程剖面图；图12B为图12A结构的俯视图；图13至图15为图9A存储器的制程剖面图；图16为图9A存储器于制程中的透视图；图17A至图22B为图9A存储器的制程剖面图；图22C为图22A和图22B结构的俯视图；图23A至图24C为本发明存储器实施例于制程中的剖面图；图25至图26C为本发明存储器实施例的剖面图；
图27至图29为本发明存储器实施例的俯视图；图30A和图30B为本发明存储器实施例的剖面图；图30C显示本发明存储器实施例的遮罩布局；图31A至图33B为本发明存储器实施例的剖面图；图34为本发明存储器实施例的俯视图；图35和图36为图34存储器的制程剖面图；图37和图38为图34存储器于制程中的俯视39至图41为图34存储器的制程剖面图；图42为本发明存储器实施例于制程中的俯视图；图43为用于本发明存储器实施例的电压产生器的方块图；图44至图61为本发明存储器实施例的制程剖面图。
图号说明98、1010、1810、2901、2903、3003绝缘层98.1、98.3、1510、1810、2710、4408、4410二氧化矽层98.2、720、903、1203、2607氮化矽层103源极线108穿隧氧化层(可为二氧化矽层)110半导体结构113介电层120记忆胞元120S选择电晶体120F浮动闸电晶体124浮动闸(由复晶矽形成，为配合图示说明，在某些时候会称为复晶矽层，或是浮动闸线)128控制闸(为配合图示说明，在某些时候称为控制闸线)
128.1复晶矽层128.2矽化钨层128A部分130位元线133源极/汲极区域134、312位元线区域138位元线接触区域141虚置结构144源极线144C、29003C接触开口150基板区域520字元线(由复晶矽形成，为配合图示说明，在某些时候会称为复晶矽层，或是选择闸)520E横向凸起710包含浮动闸与控制闸的堆叠结构(或称为列结构)901记忆阵列904、1014、1710、2501、2810、4501、4601、4801光阻遮罩905基板910隔离沟槽1103、1105N-区域1107、2709区域1603周边区域1810闸极氧化层2110、2401植入2605导电材料2701、3010间隙
2703.1、2703.2记忆阵列区段2903金属带3301矽化层4201电压产生器4402、4404、4406、4404D主动区域具体实施方式
有关较佳实施例的叙述是说明而非限制之用，除非文中有特别的指明，不然本发明并不受限于任何的特殊尺寸、材料、程序步骤、掺杂物、掺杂浓度、结晶位向、各层厚度、布局、或其他元件特征。
图9A是自对准三闸记忆胞元120的快闪记忆陈列的俯视图，图9B为沿着图9A的线9B-9B切开的剖面图，图9C为沿着图9A的线9C-9C切开的剖面图，图10A是阵列的电路图，图10B是说明其他新增特征的俯视图。
图中的位元线(bit lines)130是横向延伸的，位元线130是由位于记忆胞元120上方的导电层(如铝或钨，没有画出)所形成，位元线130与记忆胞元120的位元线区域134在位元线接触区域138中接触，源极线(source lines)144是纵向延伸于相邻的列结构710间，每一个列结构710包含一条纵向的控制闸线(control gate Line)128，做为每一列记忆胞元的控制闸，在本实施例中的控制闸线128是由复晶矽层128.1和矽化钨层128.2所组成，复晶矽浮动闸124位于控制闸128的下方，每一个浮动闸位于相邻的隔离沟槽910闸，沟槽910则是横向位于位元线130间。
每一个列结构710都是自对准堆叠。
字元线520(如掺杂复晶矽层)与位元线130垂直(或呈一特别的角度)，每一条字元线520可做为一列记忆胞元的选择闸，每一字元线520是在对应堆叠结构710的侧壁上形成的自对准间壁，字元线520借由氧化矽间壁903及二氧化矽层1510与相邻的控制闸128和浮动闸124分开，而903和1510层只不需要遮罩即可生成。
如图10A所示，每一列的记忆胞元在相邻的两个位元线130间有两个胞元120，其中每一记忆列有一条控制闸线128和一条字元线520，两个相邻的记忆列共享一条源极线144，在每一个记忆胞元120中，一个NMOS选择电晶体120s和一个浮动闸电晶体120F串连，选择电晶体120s的闸极由字元线520提供，而浮动闸电晶体120F的控制闸则由控制闸线128所提供。
我们可以借由从浮动闸124经二氧化矽层108到源极线144或基板区域150的Fowler-Nordheim电子穿隧以抹除每一个胞元(区域150包括记忆胞元的通道区域)，而借由源极端的热电子注入可使胞元程式化，这个名词“源极端热电子注入”是假设胞元的位元线区域134是“源极”，在另一情况下，如果这个区域是汲极，则源极线区域144就是源极，区域134和144可被称为源极/汲极区域，我们不用特别的术语来限定本发明。
存储器是形成于矽基板905的独立P型区域150的内部及上方(如图11所示)，矽基板905是由单晶矽或其他半导体材料所形成，在某些实施例中，基板905的顶面有一晶向<100>，这个基板以硼掺杂，浓度为2E15到2E16atom/cm3。
上述区域150的生成方法如下在基板905内以离子植入法经由遮罩开口植入N型掺杂物，以形成N-区域1103，可以隔离区域150与下方结构，举个例子，以1.5MeV的能量及1.0E13atom/cm2的剂量植入磷。
在一个单独的离子植入步骤或一连串的离子植入步骤中，使用另外的遮罩(没有画出)植入N型掺杂物以形成N-区域1105，N-区域1105将区域150完全包围起来，在某些实施例中，这个步骤可以同时制造出N井(没有画出)，在其内将会形成周边电路的周边PMOS电晶体，这类电路有感测放大器、输入/输出驱动器、解码器、电压产生器等等，在CMOS技术中，制造出这类N井是已知的技术。
当存储器运作时，N-区域1103和1105的电压与基板区域150的电压相同或更高，下表1显示区域150的参考电压，基板905的区域1107的电压则与区域1103和1105的电压相同或更低，在某些实施例中，使区域150、1103、1105接在一起形成短路，另外使区域1107接地。
本发明没有特别限定区域150的隔离技术，也不限定是具有独立基板区域的存储器。
如图12A所示，在基板区域150的顶面以热氧化法生成二氧化矽层(或称为穿隧氧化层，以下有时简称为氧化层)108，在某些实施例中，是约800℃的干式氧化法成长厚9um的氧化层。
接着，在氧化层108顶面形成复晶矽层124，在某些实施例中，是以低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)沉积一层厚120um的复晶矽层124，在沉积当时或之后进行轻度掺杂(N型)，上述复晶矽层124将可做为浮动闸，或者可以做为周边电路的其他电路元件，这类元件有内连线、电晶体闸极、电阻器、电容板等等。
在复晶矽层124的顶面继续沉积一氮化矽层1203，在某些实施例中，是以低压化学气相沉积法沉积一层厚120nm的氮化物，如果需要的话，也可以在沉积氮化物之前先在复晶矽层124上方形成一层二氧化矽层(没有画出)如此可减低应力。
然后在氮化矽层1203上方以微影技术形成光阻遮罩904，并从遮罩开口蚀刻氮化矽层1203和复晶矽层124，借此形成与位元线同方向穿过记忆阵列的长条(strip)，在图12B的俯视图中，“BL”轴指向位元线的方向，而“WL”轴指向字元线的方向，在某些实施例中，是以反应性离子蚀刻法(reactive ion etching process，RIE)蚀刻复晶矽层124和氮化矽层1203。
就算光阻遮罩904没有对准也不会影响胞元几何形状，即使需要调整，也只需要调整在阵列边缘和周边区域(周边电路所在的区域)的部分。
蚀刻复晶矽层124之后，从光阻遮罩904的开口蚀刻氧化层108和基板区域150，以形成隔离沟槽910(如图13所示)，周边电路(没有画出)的隔离沟槽也是在此步骤形成，蚀刻方式则可选择反应性离子蚀刻法，沟槽深度约为0.25nm。
然后移除光阻遮罩904。
在这里只要提到利用遮罩蚀刻两层或多层结构，除非特别提到，不然就是利用这个遮罩只会蚀刻最上层，当最上层被蚀刻掉之后，移除遮罩，然后再以保留下的最上层做为遮罩，蚀刻剩下的层，或者是根本不需要遮罩，举例来说，蚀刻氮化矽层1203后，移除先阻遮罩904，然后以氮化矽层1203当作遮罩，蚀刻底下的复晶矽层124、氧化层108、基板150，可能有部分的氮化矽层1203同时被蚀刻，但不是完全移除。
以沟槽绝缘材料填充沟槽910以形成一绝缘层1010并覆盖晶圆(如图13所示)，在某些实施例中，绝缘层1010可由下列方法生成在沟槽910的裸露表面上方以已知的快速热氧化法(rapid termal oxide，RTO)生成一层厚13.5um的一氧化矽层，然后再使用高密度电浆(highdensity plasma，HDP)化学气相沉积法(chemical vapor deposition，CVD)沉积一层厚480nm的二氧化矽层。
接着利用化学机械研磨法(CMP)及/或一些全面性蚀刻制程(blanketetch process)蚀刻去除部分绝缘层1010，直到裸露出氮化矽层1203为止(如图14所示)，其中氮化矽层1203在这个步骤中是做为蚀刻停止层。然后移除氮化矽层1203(如以湿蚀刻方式)，或者是把绝缘层1010也蚀刻掉，这可以利用定时湿蚀刻(timed wet etch)，最后的结构会如图15所示，有一平坦的上部结构，又或者是蚀刻绝缘层1010可以露出复晶矽层124的侧壁，这会改善记忆胞元的效率，我们将于后文说明。
接着，形成绝缘层98(如图9B与图9C所示)在某些实施例中，绝缘层98是氧氮氧化物(oxide-nitride-oxide，0N0)结构，其形成方法为首先，在复晶矽层124上方以干式氧化法于800℃或较低温度下加热形成二氧化矽层98.1(如图16所示)，二氧化矽层98.1的参考厚度为6um，然后以低压化学气相沉积法沉积一层厚4um的氮化矽层98.2，接着以湿式氧化法在低于850℃的温度下加热形成氧化矽层98.3。
在图16中，二氧化矽层98.3同时做为周边电晶体的闸极绝缘层，在形成二氧化矽层98.3之前，先在记忆阵列上形成光阻遮罩(没有画出)，遮罩没有覆盖周边区域1603，蚀刻掉周边区域1603的98.2、98.1、124、108各层以裸露出基板905，然后移除遮罩，氧化晶圆以生成二氧化矽层98.3，在周边区域1603的二氧化矽层98.3的参考厚度为24nm，而在存储器区域氮化矽层98.2上方的一氧化矽层98.3则为1nm厚，在氮化矽层98.2上面的一氧化矽层98.3比较薄，这是因为二氧化矽在氮化物上面的成长速率比在矽基板905上面要慢。
在绝缘层98上方形成复晶矽层128.1，在某些实施例中，以低压化学气相沉积法沉积一层厚80um的复晶矽层128.1，在沉积当时或之后以N+或P+掺杂，然后沉积矽化钨层128.2，其参考厚度为50nm，矽化钨层128.2可以化学气相沉积法形成，接着在晶圆上方沉积氨化矽层720，氮化层720可以由低压化学气相沉积法形成，厚度约为160um。
在某些实施例中，复晶矽层128.1和矽化钨层128.2的其中一层可以省略，或由其他材料取代。
接着，在氮化矽层720表面形成光阻，微影图案化光阻形成长条，其与记忆阵列上的字元线同向，此光阻遮罩1014将用来形成堆叠结构710，光阻遮罩1014也可以图案化周边区域1603的周边电晶体闸极128.1、128.2、氮化矽层720，光阻遮罩1014的没有对准并不会改变记忆胞元的几何结构，只需调整记忆阵列的边界及周边区域即可。
蚀刻720、128(即128.1和128.2)、98各层以定义堆叠结构710，可利用的蚀刻方式有非等向反应性离子蚀刻法，然后去除先阻遮罩1014，在周边区域1603上方再形成另一个光阻遮罩(没有画出)，以氮化矽层720为遮罩蚀刻底下的的复晶矽层124和氧化层108，光阻会保护周边主动区域的矽基板905，然后剥除光阻，图17A和图17B显示生成的记忆阵列剖面图，其剖面与位元线平行，这些剖面分别沿着图16的箭头17A和17B取得，图17B中的剖面是沿着沟槽910切下，图17A的剖面则是沿着相邻沟槽间的位置切下。
同样地，图18A、图19A、图20A、图21 A、图22A、图23A、图24A、图31A、图32A、图33A的剖面是沿着相邻沟槽间的位置切下，而图18B、图19B、图20B、图21B、图22B、图23B、图24B、图31B、图32B、图33B的剖面则是沿着沟槽910切下。
在某些实施例中，并没有用复晶矽层128.1及矽化钨层128.2来形成周边电晶体闸极，周边电晶体闸极是由之后沉积的复晶矽层所形成，字元线也是由复晶矽层所形成的。这个实施例省略了在形成二氧化矽层98.3前先蚀刻98.2、98.1、124、108各层的步骤，而在蚀刻时以遮罩保护记忆阵列的步骤也省略了，当形成光阻遮罩1014时，周边主动区域上方已有108、124、98、128、720各层，就是盖住记忆阵列主动区域的那些层，同时蚀刻在周边区域及记忆阵列区域的这些层，如此蚀刻完二氧化矽层98.3之后不需要剥除光阻遮罩1014，而上述在蚀刻复晶矽层124时用于保护周边主动区域的遮罩则可以省略。
氧化结构(如在1080℃的氧气氛围下以快速热氧化法进行)，如此，会在基板区域150的裸露表面形成厚5um的二氧化矽层1510(如图18A和图18B所示)，这个步骤会同时让氧化露出的复晶矽层124和128.1，在复晶矽侧壁的一氧化矽层1510有8nm的水平厚度。
以低压化学气相沉积法沉积一层厚20um的薄氮化矽层903(如图19A和图19B所示)，不需遮罩，非等向性蚀刻上述氮化矽层903即可以在堆叠结构710的侧壁上形成间壁。
这个蚀刻步骤同时会移除暴露在外的二氧化矽层1510，以干式氧化法在低于800℃的温度下重新在基板区域150上方成长一二氧化矽层1810，这个在图19A中标为1810的二氧化矽层将提供选择电晶体的闸极绝缘层，此二氧化矽层1810的参考厚度为5nm。
在某些实施例中，可以省略形成氮化矽层903或二氧化矽层1510的步骤。
接着，形成复晶矽层520(如图20A、图20B、图21A、图21B所示)，在某些实施例中，以低压化学气相沉积法沉积一层厚300um的复晶矽层520，沉积当时或之后进行重度掺杂(N+或P+)，对上述复晶矽层520进行全面性非等向性蚀刻(如反应性离子蚀刻法)，好在堆叠结构710的侧壁上形成间壁，我们可以借由调整氮化矽层720及复晶矽层520的垂直厚度来控制所形成的复晶矽间壁的宽度。
实施例中的堆叠结构710两端侧壁上都有复晶矽间壁520，在某些实施例中，源极线144很窄，以致于复晶矽层520会填满源极线上方堆叠结构710间的间隙，而不会在靠近源极线那一端的堆叠侧壁上形成间壁。
除了可做为选择闸极之外，复晶矽层520还可以做为内连线、电晶体闸极等其他周边电路的电路元件，为了这个目的，在蚀刻复晶矽层520之前可以先在周边区域形成遮罩，而在记忆胞元上方则不需要这种遮罩。
在部分复晶矽层520的上方利用微影形成光阻遮罩1710(图21A和图21B所示)，这部分的复晶矽层520将形成字元线，光阻遮罩1710也可以覆盖部分或全部的周边区域，形成字元线方向的长条，每一长条与相邻源极线144间的两个相邻堆叠结构710重叠，并盖住位元线区域134，而源极线144则没有被光阻遮罩1710盖住。
光阻遮罩1710的纵向边缘可以位在堆叠结构710上的任一位置，因此只要遮罩对准的误差小于堆叠结构710宽度的一半即可，我们对于位置的要求并不那么严格。在某些实施例中，最小的特征尺寸是0.14mm，遮罩对准的容许误差是0.07mm，每一个堆叠结构710的宽度是0.14mm，即两倍的对准公差。
蚀刻每一堆叠结构710靠近源极线那一侧的复晶矽层520(如图22A和图22B所示)，保留每一堆叠结构710靠近位元线那一侧的复晶矽间壁520。
蚀刻掉复晶矽层520之后，保留光阻遮罩1710，做为N型掺杂物(如磷)植入晶圆之用，如图22A中箭头2110所比的方向，重度掺杂(N+)源极线144，这是让源极线带有高电压供抹除及/或程式化操作电压的“深”植入，当掺杂物向侧边扩散，深植入可在已掺杂源极线及浮动闸124间形成适当的重叠。
在某些实施例中，掺杂物不会穿透绝缘层1010，所以这个步骤不会有掺杂沟槽910的底部的情形发生(如图22B所示)，这个步骤掺杂的源极线区域在图22C中被标示成“144.0”，不管掺杂物是否会穿透绝缘层1010，绝缘层1010都会避免掺杂物接近或到达N-区域1103(如图11所示)，因此可避免在源极线144和N-区域1103间有高漏电流或短路的情形发生。在某些实施例中，在制程结束后(即加热步骤后)，N-区域1103的上表面离区域150的基板905上表面大约为1mm，沟槽910深度是0.25mm。
植入之后，留下光阻遮罩1710，而露出的绝缘层1010已经完全或部分自位于源极线144的沟槽910移除(如图23B所示)，氮化矽层903和二氧化层1510会保护124和128两层的侧壁不致露出，蚀刻方式可以是非等向性蚀刻，如反应性离子蚀刻。在此步骤中一同时蚀刻去除位于源极线144顶面的二氧化矽层1810(如图23A所示)。
然后移除遮罩1710，并进行全面性N+植入2401以掺杂位元线区域134及源极线144(如图24A、图24B、图9B、图9C所示)，堆叠结构710和复晶矽层520在进行植入时遮住基板。在某些实施例中，植入程序步骤包括在垂直轴(垂直晶圆的轴)的非零角度方向进行离子植入，以掺杂沟槽侧壁，在某些实施例中，角度为7°、8°或30°，掺杂物可以是砷。
上述这种植入并不会穿透靠近位元线区域134的绝缘层1010，所以位元线区域不会形成短路。
接下来可以利用已知的技术完成存储器的制造，像是可以沉积绝缘层(没有画出)、形成接触开口138(如图9A所示)、沉积并图案化导电材料以形成位元线和其他必须部分。
如前面有关图15的说明，在研磨绝缘层1010之后，可以将其蚀刻以曝露出复晶矽层124的侧壁，图24C说明此实施例，此图为存储器沿着字元线穿过控制闸128的记忆阵列剖面图，控制闸128包括靠近浮动闸124侧壁的部分128A，如此可改善控制闸128和浮动闸124间的电容耦合。在某些实施例中。复晶矽层124厚120nm、宽140nm，如果复晶矽层124的上表面大约在绝缘层1010上表面的上方60um，那麽就可大为改善控制闸128和浮动闸124间的耦合情况。
特别需要注意的是，本发明中位元线方向的浮动闸124自对准主动区域，字元线方向的控制闸128则自对准浮动闸124，然后选择闸(字元线)520则自对准控制闸128。其实施方法就是利用浅沟槽隔离技术，以浮动开124定义主动区域(或是直接以主动区域遮罩同时定义浮动闸124与主动区域)，如此浮动闸124即自对准主动区域；接着利用浮动闸124上方的控制闸128定义浮动闸124(或是定义控制闸128上方的厚绝缘层时也跟着同时定义浮动闸124与控制闸128)，如此控制闸128且自对准浮动闸124；最后生成选择闸520(间壁)，因为选择闸520会沿着控制闸128上方的厚绝缘层生成，亦即字元线方向的选择闸520同时也自对准厚绝缘层下方的控制闸128。
利用多次的自对准步骤，不仅可以有效减少存储器的尺寸，还可以确保各胞元的导电度，虽然选择闸520与控制闸128间的未对准并不会改变记忆胞元的导电度，但是因为选择闸520与浮动闸124间的通道长度决定了记忆胞元的导电度，所以选择闸520与浮动闸124间的未对准是会影响到记忆胞元的导电度，跟着改变设计元件的电性，利用本发明的制程即可有效改善这类偏差。
在某些实施例中，周边电晶体的闸极是由复晶矽层520所形成，而不是由128层所形成，前面有关图16的部分已提过，如此就不需要在沉积控制闸层128之前先遮住记忆阵列，并从周边区域1603移除复晶矽层124和98.2、98.1、108各层。在以复晶矽层520形成周边电晶体闸极的实施例中，光阻遮罩1014并不会覆盖周边区域1603，或是至少不会覆盖周边电晶体闸极将形成的区域，因此，当定义堆叠结构710时，会蚀刻掉周边区域或至少周边电晶体闸极区域的108、124、98、128、720各层，露出周边主动区域的基板905。
然后如上述方式处理晶圆(如图17A至图19B所示)，二氧化矽层1810将形成周边电晶体的闸极绝缘层。
如上所述沉积复晶矽层520，出来的结构如图25所示，在非等向性蚀刻复晶矽层520之前，先在要形成周边电晶体闸极及其他元件(如内连线、电阻器等等)的周边区域上方形成光阻遮罩2501，然后非等向性蚀刻复晶矽520，接着移除光阻遮罩2501，移除光阻遮罩2501之后的周边区域剖面图如图26A所示，记忆阵列的剖面图则如图20A和图20B所示在某些实施例中，由下列步骤可以降低周边电晶体闸极的电阻，当沉积复晶矽层520之后(如图25所示)，在复晶矽层520上方形成一层矽化钨或其他低电阻材料层(没有画出)，然后在周边区域上方形成光阻遮罩2501，蚀刻去除复晶矽层520上未被光阻遮罩2501覆盖的矽化钨或其他材料层，接着对复晶矽层520进行非等向性蚀刻，以形成间壁(如图20A和图20B所示)，并定义周边电晶体闸极和其他周边元件，然后移除光阻遮罩2501，如此矽化钨或其他导电材料2605就会覆盖周边区域的复晶矽层520(如图26B所示)，如果导电材料2605和复晶矽层被同时蚀刻，则记忆阵列的复晶矽层520上方也可能留下一些导电材料2605。
从源极线移除复晶矽层520的当时，光阻遮罩1710(如图11A所示)会保护周边主动区域。
在某些实施例中，于形成光阻遮罩2501之前，先在复晶矽层520上方沉积一层氮化矽层2607(如图26C所示)，如果导电材料2605是用于降低周边电晶体闸极的电阻，则将氮化矽层2607沉积在导电材料2605上方，然后如上所述在周边电晶体闸极的上方形成光阻遮罩2501，蚀刻未被覆盖区域的氮化矽层，根据图25、图26A、图26B的方式处理晶圆，图26C是周边区域具有导电材料2605的实施例的剖面图。在稍后对结构进行化学机械研磨时，氮化矽层720和2607会做为蚀刻停止层，在图24A和图24B的阶段时(即掺杂源极线和位元线之后)，当结构被绝缘材料(如气相沉积氧化物(vapor deposited oxide(vapox)，没有画出)覆盖后，进行化学机械研磨可以平坦化晶圆。在某些实施例中，绝缘层是做为晶圆切割或封装前的最后一层保护层，而在某些实施例中，绝缘层的材料可以是掺杂或未掺杂二氧化矽层，如硼磷矽玻璃(borophosphosilicate glass，BPSG)，还可以使用其他的材料。
在某些实施例中，一些周边电晶体闸极或其他元件是由128层所形成，其他的周边闸极或元件则是由复晶矽层520所形成，后面将根据图44至图50说明一个这种实施例。
要降低复晶矽层(字元线)520的电阻，可以利用金属带，每一条金属带位于一条字元线上，并以一定的周期间隔与字元线接触(如每128行)，因为字元线520是窄的间壁，即使有小凸起与金属带接触仍具有低电阻，光阻遮罩2501可以用来形成这种凸起。图27为这个实施例的俯视图，显示利用非等向性蚀刻复晶矽层520形成间壁之后，记忆阵列被截断而有一间隙2701，间隙2701与位元线同向，如此制造出将形成字元线凸起的空间，间隙2701可以供沟槽910使用，记忆阵列区段2703.1位于间隙的一侧(图27看来是位于间隙上方)，而记忆阵列区段2703.2则依于间隙下方，字元线520和堆叠结构710不间断的跨过区段2703.1和2703.2和间隙，在进行蚀刻形成间壁之前所形成的遮罩2501覆盖间隙2701内的部分复晶矽层520，图28显示移除光阻遮罩2501及形成光阻遮罩1710后间隙2701区域的俯视图。
一个记忆阵列的间隙2701数目可以任意选定，举个例子，在一个记忆阵列中可以每隔128行(位元线)就有一个间隙，当然，一条存储器也可以有任意数目的记忆阵列。
在图27中，光阻遮罩2501包括沿着间隙延伸的长条，光阻遮罩2501在相邻字元线520间的区域2709被截断，如此可蚀刻字元线闸的复晶矽层520，因此可避免相邻字元线间形成短路，光阻遮罩2501在源极线144上方一可断可不断，在源极线上方的光阻遮罩不需中断，这是困为蚀刻源极线区域的复晶矽层520是利用光阻遮罩1710(如图28所示)。
光阻遮罩2501也可以覆盖周边电晶体闸极及其他周边元件，如同上面有关图25的叙述。
光阻遮罩1710(如图28所示)可以与上面有关图21A到图23B所叙述的光阻遮罩有相同的几何外型，也可以有上述同样的用途，即蚀刻源极线144的复晶矽层520、对源极线进行深植入2110、蚀刻沟槽的绝缘层1010，图29显示已蚀刻源极线的复晶矽层520，每一复晶矽(字元线)520在间隙2701内有横向凸起520E。
然后参考先前的图22A至图26C处理晶圆，如果绝缘层1010是参考图23B的方式进行蚀刻，则完全或部分移除位于源极线144的间隙2701内的绝缘层1010，同时掺杂记忆阵列中间隙内的沟槽底部及侧壁，如此，源极线144会穿过间隙而不间断。
图30A显示位于较后段制程的存储器间隙2701内部的剖面图，在记忆胞元上方已形成绝缘层2901，每一金属带2903位于对应字元线520的上方，并在闸隙2701内经由绝缘层2901的开口2903C与字元线520接触。在图30A中，复晶矽层520的上表面与控控闸128上方氮化矽层720的上表面同高，这是因为复晶矽层520已经过化学机械研磨法处理，碰到氮化矽层时停止。具体而言，绝缘层2901由复数层所组成的，有些层是在图24A和图24B的步骤后沉积，再经过化学机械研磨处理，接着形成其他层以完成一完整的绝缘层2901。在其他实施例中复晶矽层520与氮化矽层重叠。
在某些实施例中，隔离沟槽910并没有用掉整个间隙2701的宽度(即图28和图29的重直尺寸)，复合层隔离沟槽可以位于间隙内，或是间隙内也可以没有任何沟槽。
图30B和图30C分别是另一实施例的存储器剖面与遮罩布局图，图30c显示光阻遮罩904、1014、2501(请同时参考图12A、图12B、图16、图27)，位元线接触138可以与复晶矽层520的接触开口290C同时蚀刻，也可以不同时，源极线144的接触开口144C也可以与位元线接触138或复晶矽接触2903C同时蚀刻。在某些实施例中，接触开口138、2903C、144C和控制闸128的接触开口(没有画出)是使用同样的光阻遮罩同步进行蚀刻，从遮罩开口向下蚀刻氮化矽层720以露出控制闸，复晶矽层520的接触开口2903C与控制闸128不相连，以避免字元线520与控制闸128形成短路。
接触开口138可以使用已知的技术以N+掺杂复晶矽插塞填满，如果因为接触遮罩的没有对准使得接触开口138的蚀刻影响了沟槽910内的绝缘层1010，则沟槽内被移除的绝缘层1010就会在形成插塞时被填入N+复晶矽，复晶矽插塞可以避免金属接触及P掺杂基板区域150间形成短路。
在某些实施例中，相邻的源极线144之间会形成短路，举例而言，源极线可以四个为一组，每一组的四个源极线可以与金属带2903相接形成短路，金属带2903可以经由记忆阵列相邻行间的间隙3010内开口144C与源极线接触，使源极线短路可以减少需要连接源极线至较高金属层(没有画出)的区域，因为四条源极线与较高金属层接触只需要一个接触开口(没有画出)，与较高金属层的接触也可以用来降低源极线的电阻，由较高金属层所形成的金属带可以形成于源极线上方，与金属带2903间隔接触，金属带2903与源极线在间隙3010内开口144C接触，记忆阵列可以有复数个间隙3010。对每一组的四源极线而言，所伴随的八个控制闸线128也可以接在一起形成短路。
由光阻遮罩1014所定义的控制闸线128沿着源极线接触开口144C弯曲，如果相邻的控制闸线128在间隙3010内的位元线区域312中非常靠近，复晶矽层520可能会填入上述区域312中，导致字元线520在这些区域形成麻烦的短路，为了避免短路，可以使用光阻遮罩1710(图28)移除间隙3010内的复晶矽层520，这会使得字元线间壁520在间隙3010内被截断，不过闸隙3010间的个别部分字元线会以金属带2903(如图30B所示)电连接，金属带2903则在间隙2701内与字元线接触。
位于闸隙2701和3010间的记忆阵列区段2703.1和2703.2的剖面与图24A和图24B相似，金属带2903在记忆阵列区段2703.1和2703.2中，位于字元线之上，但不与其接触。
在某些实施例中，会借由矽化源极线144以降低其电阻，举例而言，在图24A和图24B的阶段(即掺杂位元线区域134之前或之后)的结构上沉积钴或其他合适的金属，加热晶圆使得裸露的矽与钴或其他金属反应，而形成导电的矽化物，然后移除未反应的钴或其他金属，此矽化物便会留在源极线144和字元线520上方，上述的矽化步骤与此领域中已知的矽化制程(即自对准矽化物)相同。
在某些实施例中，绝缘层1810可能不足以避免钴或其他金属与位元线区域134间形成短路，因此，字元线520是有可能会与位元线区域134形成短路，我们可利用下列方法避免这种情况当晶圆经过图20A和图20B阶段的处理之后，就在沉积光阻遮罩1710之前，先沉积绝缘层3003(如图31A和图31B)，上述绝缘层3003的材质可以是二氧化矽。然后如上所述的方法，依序形成光阻遮罩1710，接着移除裸露在光阻遮罩1710外边的绝缘层3003，再将晶圆经过图21A至图23B步骤的处理，具体而言就是蚀刻复晶矽层520和掺杂源极线144(即植入2110)，然后移除光阻遮罩1710，生成的结构便如图32A和图32B所示。
然后再沉积一层金属(如钴)，加热晶圆使得金属与源极线区域中的矽反应，并移除未反应的金属，最后，就在源极线上方形成矽化层3301(如图33A和图33B所示)。
在某种情况下，如果没有完全蚀刻去除位于沟槽910内的绝缘层1010(如图23B所示)，则沟槽910内的矽化物3301会被截断。
接着，继续蚀刻绝缘层3003，在位元线区域134和源极线进行植入2401(如图24A和图24B所示)，或者是可以穿过绝缘层3003进行植入，当然绝缘层3003也可以选择保留在存储器中。
而源极线矽化技术可以与图16的实施例(即周边电晶体闸极是由控制闸层128所形成)一起应用，也可以与图25、图26A、图26B、图26C的实施例(即周边电晶体闸极是由复晶矽层520所形成)一起应用，或者是与图44至图50的实施例(复晶矽层128和520都用来做为周边电晶体闸极)一起应用，这部分将于后面说明，矽化技术也可以与凸起520E(如图27至图30所示)结合。
图34说明根据本发明的另一快闪记忆阵列，每一个隔离沟槽910突出于相邻的源极线144之间，但是并不与源极线相交，我们把隔离沟槽的边界标示为910B。
上述这种存储器的制程如下掺杂基板905形成隔离区域150(如图11所示)，然后依序形成穿隧氧化层108、复晶矽层124、氮化矽层1203、光阻遮罩904(如图12A和图12B所示)，图案化氮化矽层1203和复晶矽层124，不过，这个步骤并没有蚀刻基板区域150，穿隧氧化层108则可自行决定是否要蚀刻掉，接着移除光阻遮罩904，得到的结构便如图35所示。
接着，以化学气相沉积法沉积一层厚的300nm的一氧化矽层2710(如图36所示)，如硼磷矽玻璃，然后微影图案化光阻遮罩2810(如图37所示)，使成为字元线方向的长条，每一长条位于源极线144将形成的区域，光阻遮罩2810与存储器其他元件(如控制闸128)有关(如图38所示)，这个步骤还没有形成控制闸128。
借由对光阻遮罩2810和氮化矽层1203的选择比蚀刻去除光阻遮罩和氮化矽层1203所包围的二氧化层2710和108，然后移除光阻遮罩2810，以二氧化层2710和氮化矽层1203为遮罩蚀刻基板区域150，形成长方形沟槽910；或者是在蚀刻基板区域150时，可以将光阻遮罩2810留着，在这个情形下不需要沉积二氧化层2710。图39显示使用二氧化层2710的实施例的剖面，这个剖面是沿着图37的线39-39切下所得到通过沟槽的平面，没有通过沟槽的平面剖面则与图36一样。
然后再沉积一绝缘层1010(如图13所示)，并以化学机械研磨法移除部分绝缘层1010(如图14所示)，接着移除氮化矽层1203，选择性蚀刻绝缘层1010，致使上表面成为一平坦表面。图40B是所得结构在平行字元线并通过沟槽的平面剖面图，图40A则是通过相邻沟槽间的平面剖面图，有些绝缘层1010可能覆盖源极线144部分的基板区域150。源极线并没有跨过沟槽(有些二氧化层2710可以留在复晶矽长条124的侧壁上，这时氧化层看起来会像是绝缘层1010的一部分)。
在某些实施例中，会蚀刻去除部分绝缘层1010，以曝露出复晶矽层124的侧壁，借此改善控制闸128和浮动闸124间的电容耦合(如图24C所示)。
剩下的制程步骤可与前述图16至图33B相同，如形成绝缘层(材质可为氧氮氧化层，ONO layer)98、控制闸层128、氮化矽层720、光阻遮罩1014等步骤(即周边电晶体闸极可由128层或字元线层520所形成)。
然后形成二氧化矽层1510(如图18A所示)，氮化矽间壁903和二氧化矽层1810(如图19A所示)。
沉积并非等向性蚀刻复晶矽层520(如图20A所示)，然后形成光阻遮罩1710(如图21A所示)，蚀刻源极线144处的复晶矽层520(如图22A所示)，至于源极线144处的绝缘层1010可蚀刻可不蚀刻，然后进行植入2110，因为源极线没有与沟槽910相交，这次的植入掺杂整个长条的源极线，生成的结构与图22A相同，图41显示沿着沟槽的剖面(即这个剖面图是假设已经蚀刻源极线处的绝缘层1010)。
如同前面有关图24A和图24B的说明，移除光阻邀罩1710，进行N型植入2401掺杂位元线区域134和源极线144，在植入2410步骤前可先蚀刻源极线处的绝缘层1010，或是在植入2110和2410步骤之间进行蚀刻，或是在植入2410步骤后进行，或是不要蚀刻。
在某些实施例中，图27至图30的凸起部分520E被当作字元线520；在某些实施例中，如图24A、图31A至图33B所示，会矽化源极线144以降低其电阻。
在图42中，我们省略了二氧化层2710和光阻遮罩2810，隔离沟槽910如图12A所示是由光阻遮罩904所定义，但是由于沟槽910是长方形的(如图37所示)，因此氮化矽层1203和复晶矽层124与图37的复合层有同样的轮廓，沟槽910与图34至图41的沟槽有同样的外形，以化学机械研磨法移除源极线144上方的绝缘层1010(如图15所示)，剩下的制程步骤就和图37至图41一样，当定义堆叠结构710时，并同时蚀刻源极线144上方的复晶矽层124和二氧化层108，这个步骤会曝露出源极线144。
在图9A到图43的实施例中，是利用源极端热电子注入法来程式化(使成为非导电)记忆胞元，请参阅W.D.Brown等人于1998年发表的《Nonvolatile Semiconductor Memory Technology》第21至23页，下表1列出以1.8V外部电源供应(VCC)驱动的存储器参考电压，斜线是用来表示选择/非选择记忆列或行的电压，举个例子，在表1的“程式化”行、“位元线区域134”列，项目“0V/V3”表示选择位元线是0V，而未被选择位元线是电压V3，我们没有列出所有的非选择电压。
记忆胞元的抹除可使用从浮动闸124到源极线144(请参考表1的“经由源极线抹除扇区”行)或是到基板区域150(“经由基板抹除扇区”)的Fowler-Nordheim穿隧，后者是比较佳的技术，因为降低了带与带间(band-to-band)电流。在图10B和图34的快闪记忆阵列中，只能抹除整个区域(sector)，而不能抹除个别的胞元，一个区域是指一列或是数列，他们对应的源极线144经由电路连接形成短路，而对应的控制闸线128也经由电路连接形成短路。
一些实施例提供了于单一操作步骤中抹除多个区域或是整个记忆阵列的选择，其中利用从浮动闸124到基板区域150的Fowler-Nordheim电子穿隧以同步抹除所有待抹除的胞元，这就是表1的“晶片抹除”，区域150相对于所有的控制闸是正向偏压，阵列抹除采用晶片抹除方式的速度会比逐列抹除方式来的快，这在测试存储器时特别有用。
表1

注*在实施例中，VTN＝0.6V、ΔV1＝0.9V、ΔV2＝1.4V。
**V3是大于0V1的电压。
***V4电压范围0＜V4＜VCC。
一条存储器可以有多个记忆阵列，每一个记忆阵列都有自己的位元线和字元线，不同的阵列可以放在相同的基板区域150或是放在同一集成电路的不同隔离基板区域150。“晶片抹除”操作可以抹除在某一个基板区域150上的记忆胞元，而不会抹除到在其他基板区域150的胞元。
电压产生器和解码器区块4201(如图43所示)会使用已知的技术因应电源供应电压VCC、位址讯号“ADDR”、其他的命令/控制讯号等产生必须的电压。
图44说明根据图9A至图43的存储器实施例所得到不同金氧半电晶体闸极绝缘层的厚度，高速操作时需要薄的闸极绝缘层，相反地，暴露在高电压下的电晶体则需要较厚的闸极绝缘层，同时，穿隧氧化层108也要有足够的厚度以记忆长资料。
在下面马上要叙述中实施例中，所有的闸极绝缘层都是二氧化矽层，但这不是一定的，有关闸极绝缘层的厚度是假设VCC＝1.8V，而操作电压如上表1所列，这些电压仅供说明而非用来限制本发明。
在图44中，穿隧氧化层108厚约9um，选择电晶体闸极氧化层1810则要比较薄(如5nm)，以提供快速运算，但是也要够厚，才耐得住表1中用作读取操作的电压3.2V(范例中VCC+ΔV2＝3.2V)。
周边区域1603包括主动区域4402、4404、4406，高电压主动区域4402是给暴露在10V到-10V电压(请参阅表1)及其他高电压下的电晶体使用，这些电晶体可能是电压产生器4201(如图43所示)的一部分，在区域4402的闸极氧化层4408上较厚，约22到25nm厚。
高速主动区域4404是给暴露在低于VCC电压下的电晶体使用，这些电晶体可能是位址解码器、感测放大器、时脉讯号产生器、电压产生器、位址及资料缓冲器及其他电路的一部分，他们的闸极氧化层4410相当薄，约3.5nm厚。
I/O主动区域4406是给做为切断晶片电路介面的电晶体使用，切断晶片电路可能在更高的电源供应电压下操作，如2.5V或3.3V，所以I/O电晶体必须有较厚的闸极氧化层以承受这么高的电压，在图44中，I/O电晶体闸极氧化层1810跟选择电晶体闸极氧化层1810是同一层，约为5um厚。
在图44中，区域4402和4404的电晶体闸极是由控制闸层128所形成，区域4406的I/O电晶体闸极及记忆胞元的选择闸520(即字元线)是由复晶矽层520所形成，如图26B和图26C的说明，选择闸520之上可以有金属层及/或氮化矽层，控制闸128可以是由复晶矽多晶矽化金属或其他导电层所形成。
上述形成闸极绝缘层的制程如下生成厚9nm的穿隧氧化层108(如图12A所示)，上述氧化层108是生成在整个晶片上(包括周边区域1603)，然后沉积并图案化复晶矽层124，接着形成隔离沟槽910，并以绝缘材料1010填满沟槽910，请参阅图12A至图15、图37、图42及相关的文字说明。
形成二氧化矽层98.1和氮化矽层98.2(如图16所示)，上述这些层的参考厚度分别是1nm和5nm。
然后沉积并微影图案化光阻遮罩4501，使其盖住记忆阵列(如图45所示)，蚀刻周边区域1603的98.2、98.1、124、108各层，以曝露出基板905。
接着，移除光阻遮罩4501，在850℃或较低的温度下氧化晶圆，如此会在主动区域4402、4404、4406生成厚24um的二氧化矽层4408(如图46所示)，同时，在记忆阵列主动区域901的氮化矽层98.2上方则形成厚1nm到1.5nm的二氧化矽层98.3。
然后沉积并图案化光阻遮罩4601，使其盖住整个记忆阵列和高电压主动区域4402，主动区域4404和4406没有被盖住，因此得以蚀刻主动区域4404和4406的二氧化矽层4408。
然后移除光阻遮罩4601，一般而言，移除光阻之后的步骤通常是清洁晶圆，在此实施例中清洁步骤不太会损坏区域4402的二氧化层4408，这是因为二氧化层4408很厚，而薄氧化层4410(如图44所示)因不会与光阻有接触，所以也不会因为移除光阻后的清洁步骤而造成损坏。
然后氧化晶圆，在主动区域4404和4406生成厚3.5nm的二氧化矽层4410(如图47所示)，这里可使用温度低于850℃的干式氧化法，这个步骤使得二氧化层4408(即区域4402内)的厚度增加到约25um。
然后在晶圆上沉积控制闸层128和氧化矽层720，形成光阻遮罩1014，并利用此光阻遮罩1014定义堆叠结构710和位于高电压区域4402及高速区域4404的电晶体闸极，光阻遮罩1014并没有覆盖I/O主动区域44406，并依序蚀刻光阻遮罩1014以曝露出底下的氮化矽层720、控制闸层128、以及98.3、98.2、98.1、4408、4410各层，其中在蚀刻过程中只要碰到阵列主动区域901的复晶矽层124和周边主动区域的基板905即停止。
然后移除光阻遮罩1014，形成另一光阻遮罩4801(如图48所示)覆盖所有的周边区域1603(有形成氮化矽层720的区域可以不用光阻遮罩4801)，蚀刻晶圆上未被光阻遮罩4801和氮化矽层720保护的复晶矽层124和二氧化矽层108，如此形成堆叠结构710，然后移除光阻遮罩4801，所生成的结构如图49所示。
接着，继续形成二氧化矽层1510和氮化矽层903(如图19A和图19B所示)，以保护堆叠结构710的侧壁，然后氧化晶圆，在记忆阵列主动区域901的裸露基板区域150和I/O主动区域4406的裸露基板905上方形成厚5um的二氧化矽层1810(如图20A和图44所示)，接着沉积并图案化复晶矽层520，以做为I/O周边电晶体闸极(如图25、图26A、图26B、图26C所示)。
如上所述，在进行化学机械研磨时，主动区域4406复晶矽层520上方的氮化矽层2607(如图26C所示)会保护复晶矽层520，但假使如果没有形成上述氮化矽层2607的话，也可以以图50的方式保护复晶矽层520，其方法为先在靠近电晶体主动区域4406的“虚置(dummy)”区域4404D形成虚置结构，虚置区域的处理步骤与高速区域4404相同(图44)，如此会在区域4404D形成氮化矽层720，氮化矽层720的上表面比区域4406复晶矽层520的上表面要高，当稍后以二氧化矽(没有画出)覆盖晶图并进行化学机械研磨时，区域4404D的氮化矽层720不会让区域4406复晶矽层520上方的二氧化矽被移除，如此即可保护复晶矽层520。
另外，虚置区域的处理步骤也可以与高电压区域4402相同，或者，可用不同的虚置区域围住每一个I/O电晶体主动区域4406，有些是利用区域4402的方式，有些则利用区域4404的方式，或提供于任一侧面围住元件的单一处置结构。一些区域4404D可以不是虚置区域，即可以在这些区域内形成电晶体。可以利用隔离沟槽910将区域4404D与区域4406隔开，或者区域4404D可能部分与隔离沟槽重叠，或完全位于隔离沟槽的上方。
下面我们针对以虚置结构保护电路元件的方式，再做进一步的说明。
图51是半导体结构110的剖面图，此结构包括半导体基板905、复晶矽层128和520、保护层720其材质可为氮化矽)，介电层113。电路结构121.1包括由复晶矽层128所形成的电路元件128.1以及由复晶矽层520所形成的电路元件520.1，在一实施例中，上述元件128.1可以是电容板或薄膜电晶体的闸极，而元件520.1可以是电容板、电晶体的源极、汲极及/或通道区域，两者可以是不同的装置，举例而言，元件128.1可以是电晶体闸极，而元件520.1可以是电阻器、电容板、内连线等。
复晶矽层520提供电路元件520.2，在图51的实施例中，元件520.2是电晶体121.2的闸极，电晶体121.2在基板905内有源极/汲极区域129，电晶体121.2在基板905与闸极520.2间有闸极绝缘层1810，本发明并不限制这类电晶体，元件520.2可以是电容板、电阻器、内连线或任何其他的元件。同样地，复晶矽层128提供电路元件128.3，在图51中，元件128.3是电晶体121.3的闸极，电晶体121.3包括形成于基板905内的源极/汲极区域133，闸极绝缘层4410分开闸极128.3与基板905。
保护特征720.1和720.2是由720层所形成，在化学机械研磨介电层113时可以保护元件128.1、520.1、520.2。
至少一部分的元件128.3没有被保护层720盖住。
在靠近元件128.3的地方形成虚置结构141，可以在化学机械研磨介电层113时保护这个电路元件，每一个虚置结构包括由复晶矽层520所形成的部分520.3，由保护层720所形成的特征元件720.3会覆盖个别的部分520.3，特征520.3不会做为任何电路元件，也不提供任何电性功能，可以连接至一固定电压或让其浮动。
场隔离区域1010是由浅沟槽隔离技术所形成，或是可以利用局部矽氧化(local oxidation of silicon，LOCOS)技术或其他技术形成；虚置结构141位于场隔离区域1010上方，但是这不是必须的。
因为各元件的非平坦轮廓影响，使得介电层113的上表面并不平坦，我们对介电层113进行化学机械研磨，碰到保护层720时停止，借此达成平坦化的目的，生成的结构如图52所示，结构的上表面可能是完全平坦的，或还留有一些非平坦区域，形成非平坦的一个原因是各特征元件720.1、720.2、720.3并不平坦，其中元件720.2和720.3的上表面比元件720.1的上表面低，还有，元件128.3上方的介电层113上表面也会比较低，这是因为下方没有保护层720的结构，另一个平坦性不佳的原因可能是元件在集成电路的某些部分密度较低，请参阅于1999年6月1日公告的美国专利号5,909,628“REDUCING NON-UNIFORMITYIN A REFILL LAYER THICKNESS FOR A SEMICONDUCTOR DEVICE”，不过，经过化学机械研磨之后，结构110的上表面已经比较平坦，属于实质性平坦。
在某些实施例中，保护层720的高点和介电层113的低点间差距小于15nm，已知非平坦的程度与介电层113的厚度、研磨时间、化学机械研磨参数(如压力)有关，非平坦的程度也跟特定的化学机械研磨技术(如使用泥浆或低泥浆固定研磨剂)有关，本发明不限定任何特定的化学机械研磨制程或非平坦程度。
在某些实施例中，不是所有的保护层720都受到研磨影响，比如说只有较高的特征元件720.1会受到研磨影响，而较低的特征元件720.2则不会。
虚置结构141会保护元件128.3不受影响，在某些实施例中，元件128.3相反两侧的相邻结构141间距约为5mm，层720为厚的160nm的氮化矽，而虚置特征元件720.3的上表面在元件128.3上方约0.21mm；在其他实施例中，元件128.3相反两侧的虚置结构141间距超过10mm，最大可允许间距跟使用的材料、层厚度、化学机械研磨的品质都有关系。
可以只在结构121.3的一边提供虚置结构。
如果在元件128.3上方的介电层113不够厚，以致于无法提供所需的隔离，则可以在结构上沉积另一层绝缘层(没有画出)，这一层会有比较实质性平坦的上表面，因为下方的介电层113经过化学机械研磨之后，有比较平坦的结构。
闸极绝缘层1810和闸极绝缘层4410不一定是由同样的绝缘层形成，可以使用不同的绝缘层，尤其是当我们想让电晶体121.2和121.3有不同厚度的闸极绝缘层。
下面提供一参考制程依照各人需求处理基板905(如形成互补金氧半导体(complementary metal oxide semiconductor，CMOS)井，不过本发明不仅限于互补金氧半导体)，然后形成绝缘层4410或1810及其他层，沉积并图案化128、520、720各层，然后沉积绝缘层113，并以化学机械研磨法处理，当然可于制程中的某些阶段形成其他层或进行掺杂步骤。
沉积复晶矽层128和520可以利用化学气相沉积法、溅镀法或其他已知未知的技术。可以使用单一遮罩同时图案化720和520层，也可在形成128层之后才形成1810层。
在图53中，虚置结构141是使用复晶矽层128，图53的集成电路包括一快闪记忆阵列901，矽层124做为记忆胞元的浮动闸，复晶矽层128做为控制闸，复晶矽层520做为选择闸极，绝缘层108(“穿隧氧化层”)是由二氧化矽形成，有足够的厚度以提供适当的资料记忆，在某些实施例中，氧化层108厚9nm，选择电晶体闸极氧化层1810厚5nm，这里提到的材料与厚度只供说明之用而非用来限制本发明。
记忆胞元的位元线区域134与上方位元线(没有画出)连接，其伸向位元线“BL”的方向，源极线区域144伸向字元线的方向，与位元线垂直。
其中周边区域1603包括主动区域4402、4404、4406(如图53所示)，其内形成电晶体，高电压主动区域4402是供位于高电压环境中的电晶体使用，电晶体则用于抹除及程式化阵列901的记忆胞元，这个区域的电晶体闸极由复晶矽层128所形成，闸极绝缘层4408是厚约20nm的二氧化矽层。
高速区域4404包括具有较薄闸极氧化层4410的电晶体，于低电压下操作，氧化层4410厚3.5nm，电晶体闸极是由128层所形成。
I/O主动区域4406是供做为切断晶片电路介面的电晶体使用，切断晶片电路可以在更高的电源供应电压下操作，所以电晶体有比较厚的闸极氧化层，以承受这种电压，闸极绝缘层与做为记忆阵列901选择电晶体闸极绝缘1810层相同。
标号133是指示区域4402、4404、4406内的电晶体源极和汲极区域，场绝缘层1010形成于区域4406内的电晶体或其他电晶体的四周。
有关的制造步骤简述如下在基板905上以热氧化法形成厚9nm的穿隧氧化层108(图54)，然后依序沉积复晶矽层124、二氧化矽层98.1、氮化矽层98.2，接着在记忆阵列901上方形成光阻遮罩4501，蚀刻区域4402、4404、4406内的98.2、98.1、124各层，以裸露出基板905。
在沉积二氧化矽层98.1之前，先图案化复晶矽层124和基板905，形成隔离沟槽，以二氧化矽1010填满沟槽。
蚀刻氧化层108之后，移除光阻遮罩4501，在基板905上加热生成厚19nm的氧化层4408(图55)，这时会在氮化矽层98.2上方形成薄薄的二氧化矽层98.3。
在记忆阵列901和高电压区域4402微影生成光阻遮罩4601，蚀刻区域4404和4406内基板上的二氧化矽层4408。
然后移除光阻遮罩4601，氧化晶圆，在区域4404和4406内的基板905上方生成厚3.5nm的二氧化矽层4410(第56图)，在这个步骤中，区域4402内的氧化层4408的厚度有稍微增加。
然后在晶圆上沉积复晶矽层128和氮化矽层720，形成光阻遮罩1014以定义(i)记忆阵列的浮动闸和控制闸(ii)区域4402和4404内的电晶体闸极、(iii)区域4406内的虚置结构141，蚀刻未被遮罩覆盖区域的720、128、98.3、98.2、98.1、4408、4410各层，蚀刻将停止于记忆阵列区域中的复晶矽层124及其他区域中的基板905(图57)。
然后移除光阻1014，在清理步骤时，复晶矽层128和氮化矽层720会保护高速区域4404的薄闸极氧化层4410。
在区域4402、4404、4406形成另一光阻遮罩4801，有氮化矽层720的地方可以不用，除了光阻遮罩4801和氮化矽层720保护的区域之外，蚀刻晶圆的复晶矽层1124和二氧化矽层108，然后移除光阻遮罩4801(图58)。
在124和128层的露出侧壁及基板905的上方氧化结构生成薄二氧化矽层1510(图59)，然后沉积并非等向性蚀刻薄氮化矽层903，如此可在电晶体闸极结构和虚置结构形成间壁，于蚀刻时，因蚀刻氮化矽层903而露出的二氧化矽层1510可能会被移除。
在基板905的裸露表面上方以热氧化生成厚5nm的二氧化矽层1810(图60)。
在结构上沉积复晶矽层520，然后形成光阻遮罩2501以定义I/O区域4406的电晶体闸极，非等向性蚀刻复晶矽层520形成电晶体闸极结构和虚置结构侧壁上的间壁。
移除先阻遮罩2501，在I/O电晶体的闸极和记忆阵列的选择闸极上方形成光阻层1710(图61)，蚀刻剩下区域的复晶矽层520。
于制程中的适当阶段进行适宜的掺杂步骤，形成电晶体的源极和汲极区域、位元线和源极线区域及其他掺杂区域。
在某些实施例中，记忆胞元是多阶胞元(multilevel cells，MLC)，即每一个记忆胞元可以储存超过一位元的资讯，每一个浮动闸124可以储存三个或更多的电荷能阶，对应到三个或更多个不同的控制闸128定限电压，请参阅Lee于1999年9月4日公告的美国专利5,953,255。
本发明并不局限于上述的实施例，本发明不只限定于特定的抹除或程式化机制(如Fowler-Nordheim、或热电子注入)，本发明涵盖非快闪电子式可抹除可程式只读存储器(electrically eraseableprogrammable read only memory，EEPROM)及其他已知或未发明的存储器，本发明也不仅限于上述材料，比如说控制闸、选择闸及其他导电元件的材质可以是金属、金属矽化物、多晶矽化金属及其他导电材料或复合物，或者也可以同时包含导体和导体部分，如部分掺杂的复晶矽层，二氧化矽或氮化矽也可以用其他的绝缘材料取代，P型及N型传导方式是可以互换的，本发明不受限于任何特定的程序步骤或步骤顺序，举个例子，在某些实施例中，矽的热氧化可以换成以化学气相沉积法或其他技术沉积一层二氧化矽或其他绝缘材料，在某些实施例中，深植入2110可以在蚀刻绝缘材料1010后进行，本发明不限于矽集成电路，权利要求范围定义了其他符合本发明范畴的实施例及变化。
权利要求
1.一种制造包含非挥发性存储器的集成电路的方法，该方法至少包括(a)于一半导体区域S1之上形成一第一层，其中该集成电路包括复数个非挥发性记忆胞元，每一该些记忆胞元包括有一由部分该第一层所形一成的浮动闸；(b)经由该第一层的闸口在该半导体区域S1内形成复数个沟槽，并以绝缘材料填充该些沟槽；(c)于该半导体区域S1之上形成一第一层，其中每一该些胞元包含有一由部分该第二层所形成的导电闸，该导电闸与该些胞元的该浮动闸隔离；(d)图案化该第二层，以形成伸向一预定方向的长条，每一该长条横跨复数个该些沟槽；(e)移除未被该第一层覆盖的该半导体区域S1上的部分该第一层，以形成复数个第一结构，每一该些第一结构包含一由该第二层所形成的长条，并包含该长条下方的部分该第一层，每一该些第一结构有一第一侧壁；(f)于该第一层与该第二层之上形成一第三层，并以包含非等向性蚀刻的制程移除部分该第三层，使于每一该些第一结构的至少部分该第一侧壁上形成一间壁，其中每一该间壁与该相应第一结构中的该第一层及该第二层的材料隔离；(g)移除部分该半导体区域S1上的部分该第三层，但不完全移除该间壁。其中每一该些胞元包含有一由该第一结构的该第一侧壁上的部分间壁所形成的导电闸；以及(h)于至少部分该半导体区域S1内掺入掺杂物；其中步骤(g)和(h)使用在步骤(g)前的单一微影遮罩操作进行的。
2.如权利要求1所述的方法，其中于形成该第二层之前，该第一层形成与该预定方向呈一角度的长条而该些沟槽以相同于该长条的方向穿过一列非挥发性记忆胞元。
3.如权利要求2所述的方法，其中形成该第一层的方法更包括微影图案化该第一层上的一遮罩，以定义该第一层的该长条；以及利用上述该遮罩定义该些沟槽。
4.如权利要求1所述的方法，其中每一该第一结构包含有一第二侧壁；该微影遮罩制程包括沉积并微影图案化一遮罩，以覆盖该第一结构的该第一侧壁上的至少部分该间壁，并覆盖相邻该第一结构的该第一侧壁闸的一第一半导体基板、区域；以及该步骤(h)包含于相邻该第一结构的该第二侧壁间的第二半导体基板区域内掺入掺杂物。
5.如权利要求4所述的方法，其中每一该第二半导体基板区域延伸于两个相邻该第一结构间，并提供结合部分两个相邻该第一结构间所有记忆胞元的源极/汲极区域，其中该源极/汲极区域彼此电性连接。
6.如权利要求4所述的方法，更包括使用该遮罩以完全或部分蚀刻去除依于该第二半导体基板区域的沟槽内的绝缘材料。
7.如权利要求6所述的方法，于完全或部分蚀刻去除该沟槽内绝缘材料之后，更包括移除该遮罩，并于该第一和第二半导体基板区域内掺入掺杂物。
8.如权利要求1所述的方法，其中该第一层包括一复晶矽层，该第二层包括一复晶矽层及一金属矽化物层。
9.如权利要求1所述的方法，其中于形成该第二层之前，该第一层有复数个长方形开口，但将形成源极线的区域则由该第一层覆盖；该沟槽的形成是从该长方形开口向下蚀刻该半导体区域S1而成；以及步骤(e)包括从该源极线区域之上移除该第一层。
10.一种制造包含非挥发性存储器的集成电路的方法，该方法包括(a)在一半导体区域S1上方形成一绝缘层；(b)于该绝缘层之上形成复数个由一第一材质所形成的导电第一长条，其将形成浮动闸，该第一长条伸向一第一方向；(c)于该半导体区域S1内形成复数个沟槽，每一该些沟槽延伸于由该第一材质所形成的相邻该第一长条闸，该沟槽包含一绝缘材料；(d)于该第一长条上形成一绝缘层；(e)形成一第二材质，其将形成导电记忆体闸极，其中该第二材质形成于该第一材质顶面的绝缘层之上；(f)于该第二材质之上形成一遮罩，并使用该遮罩图案化该第二材质，以形成由该第二材质所形成的一第二长条，该第二长条伸向一第二方向，与该第一长条呈一角度；(g)移除未被该第二材质覆盖的区域S1上的部分第一材质，以形成复数个第一结构，每一该些第一结构含由该第二材质所形成的一第二长条，并包含由该第二材质底下第一材质所形成的浮动闸，每一该第一结构有一第一侧壁；(h)于该第一结构内的浮动闸及该第二材质的裸露侧壁上方形成一绝缘层；(i)于该第一及第二材质上方形成一第三材质，并以包括非等向性蚀刻的一制程移除部分该第三材质，使于每一该第一结构的至少部分第一侧壁上形成间壁；(j)使用微影形成一遮罩，该遮罩覆盖该第一结构第一侧壁上的该间壁；(k)以包括对该遮罩有选择性蚀刻的一制程移除该第三材质，但不移除将成为该非挥发性存储器导电闸的该间壁；以及(l)于该区域S1内掺入掺杂物，其中该掺杂物被该遮罩阻挡，不能进入该区域S1部分内。
11.一种制造包含非挥发性存储器的集成电路的方法，该方法包括(a)在一半导体区域S1之上形成一第一层，该第一层包含复数个伸向第一方向的第一长条，其中该存储器包含复数个非挥发性记忆胞元，每一该记忆胞元有由部分该第一层所形成的一浮动闸；(b)于该半导体区域S1内形成复数个沟槽，每一该些沟槽位于相邻第一长条闸伸向该第一方向，该沟槽包含一绝缘材料；(c)于该第一层之上形成一第二层，其中每一该胞元有由部分该第二层所形成的一导电闸，该导电闸与该胞元的浮动间隔离，该第二层包含与该第一长条呈一角度的复数个第二长条；(d)移除未被该第二层覆盖的区域S1上的部分该第一层，以形成复数个第一结构，每一该些第一结构包含一第二长条，亦包含该第二长条下方的部分该第一层，每一该第一结构包含有一第一侧壁；(e)于该第一层及第一层之上形成一第三层，并以包含非等向性蚀刻的制程移除部分该第三层，使于每一该第一结构至少部分该第一侧壁上方形成间壁，每一该间壁与形成该相应第一结构第一层和第二层的材质隔离；(f)移除该第三层，但不移除该间壁，该第一侧壁上的该间壁将提供该非挥发性记忆胞元的导电闸；(g)于部分该区域S1内掺入掺杂物，其中该沟槽内一部分P1的绝缘材料接触该掺杂物，阻止该掺杂物到达一沟槽表面；(h)于该步骤(g)之后，从该沟槽移除部分或全部的该绝缘材料部分P1；以及(i)于该步骤(h)之后，于至少部分的该区域S1内掺入掺杂物，以掺杂该沟槽的至少部分表面。
12.如权利要求11所述的方法，其中该半导体区域S1是一第一传导型区域，与其下方的第二传导型区域P1电性绝缘；以及其中于该步骤(g)中，该沟槽内的该绝缘材料避免在步骤(g)中掺入的该掺杂物在该步骤(g)中的掺杂区域及该区域R1间形成短路。
13.一种制造集成电路的方法，该方法包括于提供一第一金氧半电晶体的一半导体基板上方形成一第一闸极绝缘层，该第一金氧半电晶体将形成于该集成电路的一第一区域；于该第一绝缘层上方形成一层L1，以提供该第一金氧半电晶体的一导电闸；从该集成电路的一第二区域移除该层L1及该第一绝缘层；于提供一第二金氧半电晶体而在该第二区域的该半导体基板上方形成一第二闸极绝缘层；以及于该第二绝缘层上方形成一层L2，以提供该第二金氧半电晶体的一导电闸。
14.如权利要求13所述的方法，其中至少部分的该第一绝缘层与至少部分的该第二绝缘层的厚度不同。
15.如权利要求13所述的方法，其中该集成电路包含将形成一第三金氧半电晶体的一第三区域；形成该第一绝缘层包括于该第三区域形成该第一绝缘层；于形成该层L1之前，从该第二及第三区域移除该第一闸极绝缘层，并于该第二及第三区域形成一第三闸极绝缘层；以及当从该第二区域移除该层L1时，同时图案化位于该第一及第三区域的该层L1，以提供作为该第一及第三金氧半电晶体的导电闸。
16.如权利要求15所述的方法，其中于形成该层L2之后，该第一绝缘层、该第二绝缘层、及该第三绝缘层的厚度都不相同。
17.如权利要求15所述的方法，其中当形成该第三绝缘层时，位于该第一区域的该第一绝缘层的厚度会增加。
18.如权利要求13所述的方法，其中该集成电路包含一非挥发性记忆胞元，该胞元包含(a)由部分该层L1所形成的一导电闸及(b)由部分该层L2所形成的一导电闸。
19.如权利要求18所述的方法，更包括于形成该第一闸极绝缘层之前，在提供一非挥发性记忆胞元的该半导体基板上形成一闸极绝缘层I1，该记忆胞元将形成于该集成电路的一区域A1内；于形成该第一闸极绝缘层之前，在该绝缘层I1上形成一层L3，以提供该记忆胞元的一浮动闸；以及于形成该第一闸极绝缘层之前，自该第一及第二区域移除该层L3及该绝缘层I1。
20.如权利要求19所述的方法，更包括于该层L3上方形成一绝缘层，以隔离该层L3与该层L1。
21.一种制造包含非挥发性存储器的集成电路的方法，该方法包括形成一绝缘层11，以做为非挥发性记忆胞元的闸极绝缘层；形成一第一层，以做为该胞元的浮动闸；从该集成电路的第一、第二、第三区域依序移除该第一层及该绝缘层L1，其中各该第一、第二、第三区域用以形成至少一周边金氧半电晶体；于该第一、第二、第三区域形成一第一闸极绝缘层；从该第二及第三区域移除该第一闸极绝缘层；于该第二及第三区域形成一第二闸极绝缘层；于该第一层、该第一闸极绝缘层、该第二闸极绝缘层之上形成一第二层，其中位于该第一及第三区域的该记忆胞元及该金氧半电晶体各有由部分该第二层所形成的一导电闸；从该第二区域移除该第二层；于该第二区域及该记忆胞元的一区域内形成一第三闸极绝缘层；以及形成一第三层，其中位于该第二区域的该记忆胞元及该金氧半电晶体各有由部分该第三层所形成的一导电闸，其中位于该第一区域的该第一闸极绝缘层比该第二闸极绝缘层厚，也比该第三闸极绝缘层厚，而该第三闸极绝缘层则比该第二闸极绝缘层厚。
22.一种集成电路包含至少一非挥发性记忆胞元，其具有与一半导体基板隔离的一浮动闸，以及有位于该浮动闸上方的一控制闸，并具有另一导电闸；以及一第一周边电晶体、一第二周边电晶体、及一第三周边电晶体；其中该第一周边电晶体的闸极绝缘层比该第二周边电晶体的闸极绝缘层厚，该第二周边电晶体的闸极绝缘层比该第三周边电晶体的闸极绝缘层厚。
23.一种制造包含复数个周边电晶体的非挥发性存储器集成电路的方法，该方法包括于该集成电路的一第一、第二、第三区域之上形成一第一层，其中该存储器包含位于该第一区域的至少一个记忆胞元、位于该第二区域的至少一个周边电晶体、位于该第三区域的至少一个周边电晶体，其中该记忆胞元包含由部分该第一层所组成的一浮动闸；从该第二及第三区域移除该第一层；于该第一、第二、第三区域形成一第二层，其中该记忆胞元包含由部分该第二层所形成的一导电闸，而位于该第二区域的该周边电晶体包含由部分该第二层所形成的一导电闸；从该第三区域移除该第二层；以及于该第一及第三区域形成一第三层，其中该记忆胞元包含由至少部分该第三层所形成的一导电闸，而位于该第三区域的该周边电晶体包含由至少部分该第三层所形成的一导电闸。
24.一集成电路，包含至少一非挥发性记忆胞元，其具有与一半导体基板隔离的一浮动闸，还有位于该浮动闸上方的一控制闸，并有一导电闸G1；以及一第一周边电晶体；其中该控制闸由一层L1所形成，其中该闸G1以及该第一周边电晶体的一闸极由不同层L2所形成。
25.如权利要求24所述的集成电路，更包括一第二周边电晶体，其具有由该层L1所形成的一闸极。
26.一种制造包含非挥发性记忆阵列及操作该记忆阵列的周边电晶体的集成电路的方法，该方法包括于一半导体基板之上形成一第一层，以做为该记忆阵列的浮动闸；于该半导体基板之上形成一第二层，其他于该第一层之上，但与该第一层隔离，以做为该记忆阵列的导电存储器闸极；该第一及第二层会出现于该半导体基板的一区域S1之上，该区域S1是该记忆阵列将形成的地方，而该第一及第二层不会出现于该半导体基板的一区域S2之上，该区域S2是一周边电路的一周边电晶体将形成的地方；以及形成该第一及第二层之后，于该半导体基板之上形成一第三层，以做为该记忆阵列的导电闸，其中该记忆阵列的每一非挥发性记忆胞元有由该第二层所形成的一导电闸和由该第三层所形成的一导电闸，其中部分该第三层出现于该区域S2之上，以做为该周边电晶体的至少部分的导电闸。
27.一种制造包含非挥发性存储器的集成电路的方法，该方法包括于一半导体基板之上形成一第一层，以做为该记忆阵列的浮动闸；于该半导体基板之上形成一第二层，其他于该第一层之上，但与该第一层隔离，其中该存储器有复数个导电闸，每一该些导电闸包含部分该第二层；图案化该第二层，以形成至少一个结构，其包含一第二层，以及一位于该第二层下方的浮动闸，该浮动闸由该第一层所形成，其中该存储器有复数个胞元，每一该些胞元包含由部分该第二层所组成的导电闸，其中该结构包含有一侧壁；于该结构之上沉积一第三层，其中每一该胞元有一由部分该第三层所组成的导电闸，其形成于该结构侧壁之上；于该第三层之上形成一遮罩，并蚀刻该第三层，以于未被该遮罩覆盖的一区域内形成该结构侧壁上的一间壁；其中每一该胞元包含有一由部分该间壁所形成的导电闸；其中该遮罩覆盖的该第三层部分包含一凸向该间壁的延伸物；以及于该第一、第二、第三层之上形成一绝缘层，并形成一导电层，经由该绝缘层内的开口与该延伸物接触。
28.一种包含非挥发性存储器的集成电路，包含一结构，其包含做为复数个记忆胞元第一导电闸的一导线L1，该结构并包含复数个浮动闸，其他于核导线L1下方，并与该导线L1绝缘；一导线L2，其成为该结构侧壁上的一间壁，做为该记忆胞元的第二导电闸，每一该记忆胞元有一个该第一导电闸及一个该第二导电闸；以及其中该结构、该浮动闸、该导线L1和L2形成于一半导体基板上，其中该基板包含位于其内部的复数个沟槽，并与该结构呈一角度；以及一导电区域，其沿着该结构而横越复数个该沟槽该导电区域提供该记忆胞元的源极/汲极区域。
29.一种制造包含非挥发性存储器的集成电路的方法，该方法包括(a)于一半导体区域S1之上形成由第一材质所形成的复数个第一长条，其将形成浮动闸，该第一长条伸向一第一方向；(b)于该半导体区域S1之上形成由第二材质所形成的复数个第二长条，该第二长条伸向一第二方向，与该第一方向里一角度，使得该第一及第二长条围出多个区域；(c)于该第一及第一长条所围区域内的区域S1形成沟槽，并以绝缘材料填充该沟槽；(d)形成一材质L1，其将形成导电存储器闸极，其中该材质L1形成于该第一材质之上，并与该第一材质隔离；(e)于该材质L1之上形成一遮罩，并使用该遮罩图案化该材质L1，以从至少部分的各该第一长条顶面移除该材质L1；(f)移除未被该区域S1上的该材质L1所覆盖的该第一材质，以形成复数个第一结构，每一该第一结构包含第一材质及位于该第一材质上方的材质L1；(g)隔离每一该第一结构的至少一侧壁；(h)于该第一材质及该材质L1之上形成一第三材质；(i)以包含非等向性蚀刻的一制程蚀刻该第三材质，使于每一该第一结构的至少一侧壁上形成一间壁；以及(j)掺杂上方第一材质已被移除的部分该第区域S1及上方第二长条已形成的该等区域S1，其中该非挥发性存储器包含由该第一材质所形成的浮动闸区域、由该材，质L1所形成的导电闸区域、由该第三材质所形成的导电闸区域。
30.如权利要求29所述的方法，其中该步骤(b)包括沉积该第二材质、于该第二材质之上形成一遮罩、蚀刻裸露在该遮罩开口底下的该第二材质；以及该步骤(c)包括以对该遮罩具有选择性的蚀刻制程蚀刻该半导体区域S1及该第一材质，但保留该遮罩，以于该第一及第二长条所围成的区域内形成沟槽；以及于该沟槽内形成绝缘层。
31.一种制造包含非挥发性存储器的集成电路的方法，该方法包括(a)于一半导体区域S1之上形成一第一层，其中该集成电路包含复数个非挥发性记忆胞元，每一该些胞元有由部分该第一层所形成的一浮动闸；(b)从该第一层的开口于该区域S1内形成沟槽，并以绝缘材料填充该沟槽；(c)于该区域S1之上形成一第一层，其中每一该胞元有由部分该第二层所形成的一导电闸，该导电闸与该胞元的浮动闸隔离；(d)图案化该第二层，以形成伸向一预定方向的长条，每一该长条横跨复数个沟槽；(e)移除未被该第二层覆盖区域S1上的部分该第一层，以形成复数个第一结构，每一该第一结构包含由该第二层所形成的一长条，以及该长条下方的部分该第一层，每一该第一结构包含有一第一侧壁；(f)于该第一和第二层之上形成一第三层，并以包括非等向性蚀刻的一制程移除部分的该第三层，使于每一该第一结构的至少部分第一侧壁上形成间壁，每一该间壁与该相应第一结构中的第一和第二层的材料隔离；(g)从部分该区域S1之上移除部分的该第三层，但不完全移除该间壁，其中每一该胞元包含由该第一结构第一侧壁上的部分侧壁所形成的一导电闸；以及(h)于至少部分的该区域S1内掺入掺杂物。
32.一种抹除在一半导体区域内部及上方的快闪记忆阵列记忆胞元的方法，该记忆阵列包含复数个区段，每一该区段可以个别抹除，每一该区段有复数个记忆胞元，该方法包括该存储器接收一指令，指示是否要抹除整个记忆阵列，或是要采除少于整个记忆阵列；如果要抹除整个记忆阵列，则抹除该整个记忆阵列；以及如果要抹除少于整个记忆阵列，则抹除部分的该记忆阵列，而不抹除该整个记忆阵列。
33.如权利要求32所述的方法，其中抹除该整个记忆阵列包括提供该半导体区域一第一电压，并提供该记忆阵列的所有控制闸一第二电压。
34.如权利要求32所述的方法，其中抹除部分的该记忆阵列包括提供给该部分内记忆胞元的控制闸一第一电压；以及提供给该记忆阵列内该部分外记忆胞元的控制闸一第二电压。
35.如权利要求32所述的方法，其中抹除该整个记忆阵列包括利用从该胞元浮动闸至位于该半导体区域内该胞元的通道区域的Fowler-Nordheim穿隧以抹除一记忆胞元。
36.如权利要求32所述的方法，其中抹除该部分记忆阵列包括利用从该胞元浮动闸至位于该半导体区域内该胞元的通道区域的Fowler-Nofdheim穿隧以抹除一记忆胞元。
37.如权利要求32所述的方法，其中抹除该部分记忆阵列包括利用从该胞元浮动间至位于该半导体区域内该胞元的源极/汲极区域的Fowler-Nordheim穿隧以抹除一记忆胞元。
38.一种制造包含非挥发性存储器的集成电路的方法，该方法包括于一半导体基板的一半导体区域S1之上形成一第一层，其中该集成电路包含复数个记忆胞元，每一该些记忆胞元包含由部分该第一层所形成的一浮动闸；于该第一层及该半导体区域S1之上形成一第二层，并于该第二层顶面形成一层C1，其中每一该记忆胞元包含由部分该第二层所形成的一导电闸，其与该胞元的浮动间隔离；形成一第三层，其中每一该记忆胞元包含由部分该第三层所形成的一导电闸，其中一周边电晶体包含由部分该第三层所形成的一导电闸，其中该第二层包含靠近该周边电晶体导电闸的一虚置部分，而该第三层虚置部分的上方包含部分的该层C1；以及该方法更进一步包括依序于该层C1、该第一层、该第二层之上形成一绝缘层，并研磨该绝缘层，其中该层C1当作蚀刻停止层。该第二层虚置部分上的部分层C1可于该研磨制程时，保护位于该周边电晶体导电闸的部分该第三层。
39.一种制造集成电路的方法，该方法包括于一半导体基板之上形成一第一层，该第一层将可作为至少部分的第一电路元件及至少部分的虚置元件；于该半导体基板之上形成一第二层，该第二层将可作为至少部分的第二电路元件；于该第一电路元件及该虚置元件之上而非该第二电路元件之上形成由一第三层所形成的一保护特征元件；依序于该第一、第二、第三层之上形成一绝缘层；以及研磨该绝缘层，其中第三层是作为蚀刻停止层，如此该虚置元件上方的该保护特征元件将于该研磨制程中保护该第二元件。
40.如权利要求39所述的方法，其中该虚置元件上方的该保护特征元件用以保护该第二元件不被该研磨制程影响。
41.如权利要求39所述的方法，其中该虚置元件上方的该保护特征元件用以保护该第二元件上方的该绝缘层不被磨除。
42.如权利要求39所述的方法，其中该第一层形成于该第二层之前。
43.如权利要求39所述的方法，其中该第二层形成于该第一层之前。
44.如权利要求39所述的方法，其中该第二电路元件形成于该第一电路元件之前。
45.如权利要求39所述的方法，其中每一该第一和第二电路元件包含一电晶体闸极。
46.如权利要求45所述的方法，其中该第一电路元件位于一第一电晶体闸极绝缘层上方，而该第二电路元件位于一第二电晶体闸极绝缘层上方，该第二电晶体闸极绝缘层与该第一电晶体闸极绝缘层有不同的厚度。
47.如权利要求39所述的方法，其中该第三层包含氮化矽层，该绝缘层包含二氧化矽层，而该研磨制程包括化学机械研磨。
48.如权利要求39所述的方法，其中该第一电路元件包含一电容的第一电容板，而该电容亦包含由该第二层所形成的一第二电容板，使至少部分的该第二电容板位于至少部分的该第一电容板的上方或下方。
49.如权利要求39所述的方法，其中该第二电路元件不与该第一层的任何部分重叠。
50.如权利要求39所述的方法，其中每一该第一及第二电路元件为导电层。
51.一种集成电路，包含一半导体基板；一第一电路元件，其形成于该半导体基板之上；一第二电路元件，其形成于该半导体基板之上；一虚置元件，其靠近该第二电路元件；一第一特征元件，其形成于该第一电路元件之上；一第二特征元件，其形成于该虚置元件之上，其中该第一及第二特征元件由一第一材料所形成；以及一绝缘层，其拥有实质平坦的上表面，该绝缘层的材料与该第一材料不同，该绝缘层位于该第二电路元件之上，并填满该第二电路元件及该虚置元件闸的一区域，其中该绝缘层上表面与该第一和第二特征元件上表面实质共平面，其中该第一材料没有出现在该第二电路元件上表面与该绝缘层上表面之间。
52.如权利要求51所述的集成电路，其中该第一及第二电路元件由不同材料所形成。
53.如权利要求51所述的集成电路，其中该第一及第二电路元件由掺杂复晶矽所形成。
54.如权利要求53所述的集成电路，其中该第一电路元件的复晶矽与该第二电路元件的复晶矽经由不同的掺杂步骤而得。
55.如权利要求51所述的集成电路，其中该第一及第二保护特征元件是由氮化矽所形成，而该绝缘层是一二氧化矽层。
56.如权利要求51所述的集成电路，更包括一第三电路元件，其位于该第一电路元件的上方或下方，并位于该第一保护特征元件的下方，该第三电路元件与该第三电路元件以相同的材料所形成。
57.如权利要求51所述的集成电路，其中每一该第一及第二电路元件包含一电晶体闸极。
58.如权利要求57所述的集成电路，其中该第一电路元件位于一第一电晶体闸极绝缘层上方，而该第二电路元件位于一第二电晶体闸极绝缘层上方，该第二电晶体闸极绝缘层与该第一电晶体闸极绝缘层有不同的厚度。
59.如权利要求51所述的集成电路，其中每一该第一及第二电路元件为导电层。
全文摘要
在本发明的非挥发性存储器中，选择闸是形成于浮动/控制闸堆叠的侧壁上方的自对准间壁，利用同一个遮罩(1710)可以进行从源极线(144)上方移除选择闸层、蚀刻在源极线区域内的沟槽绝缘层、掺杂源极线等步骤，这种存储器可以形成于独立的基板区域内部或上方，在蚀刻沟槽绝缘层之前可以至少部分掺杂源极线，借此隔离基板区域与下方结构，以避免短路；这种存储器可以区块(sector)抹除；或是执行晶片抹除操作以并联抹除所有的胞元；周边电晶体闸极和选择闸可以由同一层形成，选择闸间壁有延伸物，可以自上方金属线作成低电阻接触；至于在机械或化学机械研磨上方绝缘层时，利用相邻的虚置结构可以保护半导体基板上方的电路元件。
文档编号H01L21/8246GK1430264SQ01145049
公开日2003年7月16日 申请日期2001年12月31日 优先权日2001年12月31日
发明者段行迪, 李立钧, 汤姆斯·东隆·张, 梁仲伟 申请人:台湾茂矽电子股份有限公司