专利名称：非易失性半导体存储装置的制作方法
技术领域：
本发明涉及电可改写的非易失性半导体存储装置(EEPROM)，特别是涉及使用NAND型的单元阵列构成的EEPROM。
背景技术：
以往，作为可以高集成化的EEPRAM，人们熟知NAND型快闪EEPROM。NAND型快闪EEPROM的存储器晶体管具有在半导体衬底上边中间存在着绝缘膜地叠层形成电荷储存层(浮置栅极)和控制栅极的叠层栅极构造。多个存储器晶体管在相邻的晶体管彼此间以共有源或漏的形式串联连接，在其两侧配置选择栅极晶体管，就可以构成NAND单元部件。
存储器晶体管，借助于浮置栅极的电荷储存状态，非易失性地存储数据。具体地说，把从沟道向浮置栅极注入电子的阈值电压高的状态定为数据‘0’状态，把使浮置栅极的电子向沟道放出的阈值电压低的状态定为数据‘1’状态，进行2值数据存储。最近，采用对阈值分布控制进一步细分的办法，4值存储等的多值存储方式也已可以进行。
在进行数据写入之际，要预先全部擦除NAND单元块内的数据。这可以采用使被选中的NAND单元块的全部控制栅极线(字线)都变成为Vss，把升压后的正电压Vera(擦除电压)提供给单元阵列的p型阱后，使浮置栅极的电子向沟道放出的办法进行。借助于此，NAND单元块的数据将全部变成为‘1’状态(擦除状态)。
数据写入，可以在上边所说的全部数据擦除后，从源极一侧按照顺序对沿着被选中的控制栅极线的多个存储器晶体管(通常把它们叫做一页)一揽子地进行。当把升压后的正的写入电压Vpgm提供给被选中的字线后，在‘0’数据的情况下，就从沟道向浮置栅极注入电子(所谓的‘0’写入)，在‘1’数据的情况下电子注入被禁止(所谓的写入禁止或‘1’写入)地进行数据写入。
在沿着以上那样的控制栅极线的存储器晶体管中进行的一揽子数据写入之际，根据数据控制存储器晶体管的沟道电位是必要的。例如，要作成为这样在数据‘0’的情况下，使沟道电位保持为低，在已给控制栅极加上写入电压时，就给浮置栅极下边的栅极绝缘膜加上大的电场。在‘1’数据的情况下，就使沟道电位上升，禁止向浮置栅极进行的电子注入。
上边所说的数据写入时的沟道电位控制的方式虽然有多种，但是，人们以前所熟知的是在‘1’数据写入的情况下，使沟道变成为浮置状态，用来自控制栅极的电容耦合使沟道电位升压的自举方式。就是说，在给控制栅极线加上写入电压之前，根据数据‘0’、‘1’把Vss、Vdd供给给位线，使位线一侧的选择栅极晶体管变成为ON，使源一侧选择栅极晶体管变成为OFF，在‘0’数据的情况下，向NAND单元的沟道传送Vss。在‘1’数据的情况下，则使NAND单元的沟道预充电到从可以提供给选择栅极晶体管的电压(例如Vdd+α)降低了选择栅极晶体管的阈值电压那么大的量的电位，使之变成为悬浮。
之后，当给被选中的控制栅极线加上写入电压时，由于在‘0’数据的情况下，沟道被固定为Vss的低电位，故给浮置栅极下边的栅极绝缘膜加上大的电场，因而可以向浮置栅极隧道注入电子。对于‘1’数据的存储器晶体管来说归因于来自控制栅极的电容耦合，悬浮的沟道电位上升。具体地说，当用加在被选中的控制栅极线上的一个写入电压(例如20V)和加在非被选的控制栅极线上的多个中间电压(例如10V)形成的电容耦合使沟道电位上升到6V时，沟道与被选中的控制栅极间的电位差将变成为14V，写入就会被禁止。
作为自举方式的例子，例如人们也提出了借助于NAND单元内的被选中的存储器晶体管，使位线一侧的所有的存储器晶体管的沟道一体地进行升压的特殊的方式(参看特开平10-283788号公报)。在该情况下，在被选中的存储器晶体管的源极一侧相邻的存储器晶体管，因向控制栅极提供Vss而使沟道变成为截止，给被选中的存储器晶体管的控制栅极加上写入电压，给其它的存储器晶体管加上中间电压。
借助于此，写入已经结束的源极一侧的存储器晶体管的沟道就从被选中的存储器晶体管脱离开来。在要向被选中的存储器晶体管写入的数据为‘0’的情况下，就可以向其沟道传送Vss，向被选中的存储器晶体管的浮置栅极注入电子。借助于被选中的存储器晶体管，在位线一侧的存储器晶体管中，由于可以提供给控制栅极的电压是中间电压，故不产生电子注入。此外，在要写入的数据为‘1’的情况下，则与位线一侧的其它的存储器晶体管的沟道一起，借助于来自控制栅极的电容耦合使其沟道一体地升压，就可以禁止电子注入。
作为最近一般使用的自举方式，有局域自举方式(LSBLocal Self-Boost)。这是一种在‘1’数据写入的情况下，使被选中的存储器晶体管的两邻的存储器晶体管变成为OFF，变成为仅仅使被选中的存储器晶体管的沟道部分与其它分离开来的悬浮状态后进行升压的方式。给被选中的存储器晶体管和其两邻的存储器晶体管以外的存储器晶体管的控制栅极，加上中间电压。
在该情况下，在‘0’数据写入的位线的情况下，从位线向存储器晶体管的沟道传送Vss。当给控制栅极加上写入电压时，就可以向浮置栅极注入电子。在‘1’写入位线的情况下，被选中的存储器晶体管的两邻的存储器晶体管的沟道将变成为OFF，仅仅被选中的存储器晶体管的沟道部分借助于来自控制栅极的电容耦合进行升压，禁止电子注入。
如上所述，作为NAND型快闪EEPROM的数据存储方式，也可以使用多值方式。该方式，对于2值方式来说具有在同一面积的存储单元阵列中可以记录2倍数据的优点，但是，由于在数据记录中使用的存储器晶体管的阈值电压范围展宽，故必然地具有难于进行写入控制的缺点。例如，由于‘1’写入的存储器晶体管的沟道电位的升压的不充分，故防止因错误而向浮置栅极注入电子的这种误写入，就变得重要起来。LSB方式，特别是在采用多值存储方式的情况下，作为可以防止误写入的方式，被认为是有希望的。
发明内容
如上所述，LSB方式，在‘1’数据写入的情况下，进行采用使其两邻的存储器晶体管变成为OFF的办法使所注意的存储器晶体管的沟道升压的控制。这时，由于只要所注意的存储器晶体管的两邻的存储器晶体管可以完全地变成为截止，自举区就可以限定于所注意的存储器晶体管的沟道和扩散层，只要仅仅用写入电位Vpgm使狭窄的区域升压即可，故具有可以以良好的效率使沟道升压的可能性。
但是，在该LSB方式的情况下，在向从位线和公用源极线算起的第2号存储器晶体管进行的‘1’写入中，存在着与在其它的存储器晶体管中的‘1’写入不同之处，存在着沟道部分的升压变成为不充分的可能性。用图12和图13具体地说明这一点。
图12和图13，分别示出了NAND内的第3号存储器晶体管被选中的情况下，和第2号存储器晶体管被选中的情况下的‘1’写入时的电压关系和沟道部分的升压的情况。如图12所示，在用控制栅极线CG1选中第3号存储器晶体管的情况下，就向其两邻的控制栅极线CG1、CG3提供Vss＝0V，向除此之外的控制栅极线CG0、CG4、…提供中间电压Vpass。
这时，若把中间电压Vpass例如设定为10V，设电容耦合比为50％，则控制栅极线CG0正下边的沟道部分就可以升压到大约5V。如果把控制栅极线CG0正下边的沟道部分看作是已被供给Vss的第2号存储器晶体管的源极，则该存储器晶体管的源、漏极间电压，将变成为-5V，如果擦除状态的阈值比-5V高，则该存储器晶体管将变成为OFF。同样，被控制栅极线CG3控制的第4号存储器晶体管的沟道也将变成为OFF。
借助于此，已加上写入电压Vpgm的第3号存储器晶体管的沟道(就如用斜线表示的那样，包括漏极)，将变成为悬浮，并可借助于写入电压Vpgm升压。
对此，在从位线算起的第2号存储器晶体管被选中的情况下，则将变成为图13所示的那样。向在位线一侧相邻的控制栅极线CG0供给Vss，对该存储器晶体管来说将变成为源极。选择栅极晶体管一侧的扩散层，向选择栅极线SGD供给Vdd，其栅极-源极间电压变成为Vdd-Vth(Vth是选择栅极晶体管的阈值电压)。例如，如果Vdd＝3V，Vth＝1V，则控制栅极线CG0的存储器晶体管的栅极-源极间电压为-2V。如果擦除状态的存储器晶体管的阈值电压比之还低，则由控制栅极线CG0供给Vss的第1号存储器晶体管就不会变成为OFF。
这样一来，应该用已提供给被选中的控制栅极线CG1的写入电压Vpgm升压的沟道部分，将变成为一体地形成使控制栅极线CG0、CG1这2个存储器晶体管的沟道部分的斜线的范围。即，与图比较起来，必须借助于写入电压Vpgm使2倍面积的沟道部分升压。其结果是，升压效率变坏，成为错误地产生向浮置栅极注入电子的误写入的根由。
同样的事情，在选中公用源极一侧的第2号存储器晶体管的情况下也会产生。
存储器晶体管的栅极长度，归因于微细化倾向而已经到达亚微米区域，实际上正在日益难于得到良好的截止特性。此外，在工艺上在光刻时NAND单元两端的存储器晶体管的栅极长度变细等，栅极长度的加工不均一性也将变成为使截止特性恶化的一个主要因素。因此，人们估计上述那些问题今后会日益变得显著起来。
本发明，就是考虑到上述事情而发明的。其目的在于提供具有作成为可以确实地防止误写入的写入模式的非易失性半导体存储装置。
本发明，在具备具有使多个使电荷存储层和控制栅极进行叠层的存储器晶体管串联连接，其一端通过第1选择栅极晶体管连接到位线上，另外一端通过第2选择栅极晶体管连接到公用源极线上的NAND单元，给NAND单元的被选中的存储器晶体管的控制栅极加上写入电压，给其两邻的非被选存储器晶体管的控制栅极，加上用来根据所提供的数据使沟道进行ON、OFF(导通、截止)的基准电压，在被选中的存储器晶体管中进行数据写入的写入模式的非易失性半导体存储装置中，其特征在于作成为使得在选择从位线一侧算起的第2号存储器晶体管时，就给该第2号存储器晶体管的控制栅极加上写入电压，给从位线一侧算起的第3号非被选存储器晶体管的控制栅极加上基准电压，给从位线一侧算起的第1号非被选存储器晶体管的控制栅极加上比上述写入电压低而且比上述基准电压高的第1中间电压，给剩下的非被选存储器晶体管的至少一个控制栅极，加上比上述写入电压低而且比上述基准电压高的第2中间电压。
倘根据本发明，则在用LSB方式进行的数据写入时，在选中从位线一侧算起的第2号存储器晶体管的情况下，就作成为使得给第1号非被选存储器晶体管的控制栅极加上中间电压，并与被选存储器晶体管的沟道一起使沟道部分一体地升压。借助于此，就可以进行无误写入的确实的数据写入。
在该情况下，可以对从位线一侧算起的第3号以后的非被选存储器晶体管，给至少一个控制栅极加上第2中间电压。
此外，在选中从公用源极线一侧算起的第2号存储器晶体管时，只要也同样地给该第2号非被选存储器晶体管的控制栅极加上写入电压，给从公用源极线一侧算起的第3号非被选存储器晶体管的控制栅极加上基准电压，给从公用源极线一侧算起的第1号非被选存储器晶体管的控制栅极加上第1中间电压，给剩下的非被选存储器晶体管的至少一个控制栅极加上第2中间电压，就可以确实地防止从公用源极线一侧选中第2号存储器晶体管时的误写入。
在该情况下，也可以对从公用源极线一侧算起的第3号以后的非被选存储器晶体管，给至少一个控制栅极加上第2中间电压。
在本发明中，具体地说，用在分别连接到不同的位线上的行方向上排列的多个NAND单元构成一个NAND单元块。这时第1选择栅极晶体管的栅极被连接到第1选择栅极线上，第2选择栅极晶体管的控制栅极被连接到控制栅极线上。然后，写入模式，是在根据已提供给各个位线的数据使各个NAND单元的沟道预充电之后，用沿着被选中的控制栅极线的多个存储器晶体管进行一揽子写入的写入模式，(a)在选中从位线一侧算起的第2号控制栅极线时，就给该第2号控制栅极线加上上述写入电压，给从位线算起的第3号控制栅极线加上上述基准电压，给剩下的控制栅极线中的至少一个加上上述第2中间电压，进行写入，此外，(b)在选中从公用源极线算起的第2号控制栅极线时，就给该第2号控制栅极线加上上述写入电压，给从公用源极线算起的第3号控制栅极线加上上述基准电压，给从公用源极线一侧算起的第1号控制栅极线加上上述第1中间电压，给剩下的控制栅极线中的至少一个加上上述第2中间电压，进行写入。
此外，通常具有在写入模式之前把NAND单元块内的所有的存储单元一揽子地设定成阈值电压低的第1数据状态的擦除模式。写入模式，根据应当从上述位线进行写入的第1和第2数据对一揽子擦除后的各个NAND单元的沟道进行预充电，在已被提供第1数据的NAND单元中，在使沿着被选中的控制栅极线的存储器晶体管的沟道变成为悬浮状态并加上写入电压时，借助于来自控制栅极的电容耦合使沟道升压，禁止向电荷存储层进行的电荷注入，在已被提供第2数据的NAND单元中，使沿着被选中的控制栅极线的存储器晶体管的沟道保持为低电压并借助于隧道电流向电荷存储层注入电荷。
此外，本发明，在具有使多个使电荷存储层和控制栅极叠层起来的存储器晶体管串联连接，其一端通过第1选择栅极晶体管连接到位线上，另外一端通过第2选择栅极晶体管连接到公用源极线上的NAND单元的非易失性半导体存储装置中，其特征在于具有其次那样的写入模式。就是说，从NAND单元的位线给第K号被选中的存储器晶体管的控制栅极加上写入电压，根据位线所提供的数据，给使得从两侧把该被选中的存储器晶体管和与之相邻的至少一个非被选存储器晶体管夹在中间那样地，向从位线算起的第K-m号和向从位线算起的第K+n号(其中，m、n为正整数且至少一方大于2)这2个非被选存储器晶体管，加上使沟道进行ON、OFF的基准电压，给被上述2个非被选存储器晶体管夹持起来的范围内的非被选存储器晶体管的控制栅极，加上比上述写入电压低且比上述基准电压高的第1中间电压，给比起第K-m号来处于位线一侧和比起第K+n号来处于公用源极线一侧的至少各一个的非被选存储器晶体管的控制栅极，加上比上述写入电压低且比上述基准电压高的第2中间电压，在被选中的存储器晶体管中进行数据写入。
倘根据本发明，则作为‘1’数据写入的情况下的沟道升压方式，使现有的LSB方式变形，使得NAND单元内的2个以上的存储器晶体管的沟道一揽子地进行升压。在该情况下，向被提供写入电压的被选存储器晶体管的相邻的存储器晶体管提供中间电压。如果作成为这样的沟道升压方式，则可以减小相邻单元间的电容耦合的坏影响。就是说，在向已被供给写入电压的存储器晶体管的相邻的存储器晶体管的控制栅极供给基准电压的通常的LSB方式中，被选存储器晶体管的浮置栅极的电位，归因于来自相邻的已被供给基准电压的控制栅极的电容耦合，电位上升将变成为不充分，在‘0’写入单元中写入速度将变慢。在该情况下，要想充分加快写入速度，就必须加上更高的写入电压，但是这样的话，将会造成外围电路面积的增加和造价上涨。
对此，如本发明那样，当向与被选存储器晶体管相邻的存储器晶体管的控制栅极提供比基准电压高的中间电压时，被选存储器晶体管的浮置栅极的电位上升就会增大，‘0’写入单元中的写入速度也将变快而无须使写入电压提高得那么高。
作为另外一个效果，可以举出抑制已被提供0V等的基准电压的非被选的控制栅极的电位向上浮动的效果。就是说，多个控制栅极，由于可以共通连接到长的控制栅极线上，故即便是将其一端固定为0V，实际上在离开驱动端的位置上，归因于来自相邻控制栅极线的电容耦合，仍然可以出现电位浮动的现象。如果相邻控制栅极线是高的写入电压，则已被提供0V的控制栅极线的电位向上浮动大。对此，如果与已被提供写入电压的控制栅极线相邻的控制栅极线提供中间电压，而向其相邻的控制栅极线提供基准电压，则可以抑制归因于用来提供基准电压的控制栅极线的相邻控制栅极线的电容耦合所产生的电位上浮。
在本发明中，在K＝2时，理想的是用被选中的存储器晶体管给位线一侧的存储器晶体管的控制栅极加上第1或第2中间电压。同样，在K是从公用源极线算起的第2号时，理想的是用被选中的存储器晶体管给公用源极线一侧的存储器晶体管的控制栅极加上第1或第2中间电压。
也可以作成为使得在比起第K-m号来处于位线一侧和比起第K+n号来处于用源极线一侧，给非被选存储器晶体管的控制栅极，对于全体都加上第2中间电压。
第1中间电压，既可以设定为与第2中间电压相等，也可以设定为不同的值。
在本发明的情况下，具体地说，也用在分别连接到位线上的行方向上排列的多个NAND单元构成NAND单元块，第1选择栅极晶体管的栅极共通连接到第1选择栅极线上，第2选择栅极晶体管的栅极共通连接到第2选择栅极线上，对应的存储器晶体管的控制栅极则分别共通连接到控制栅极线上。写入模式，是在根据各个位线所提供的数据，使各个NAND单元的沟道预充电后，用沿着被选中的控制栅极线的多个存储器晶体管进行一揽子写入的模式，在从位线算起选中第K号的控制栅极线时，给使得从两侧把该被选中的控制栅极线和与之相邻的至少一个非被选控制栅极线夹在中间那样地，向从位线算起的第K-m号和从位线算起的第K+n号(其中，m、n为正整数且至少一方大于2)这2个非被选控制栅极线，加上基准电压，给被上述2个非被选控制栅极线夹持起来的范围内的非被选控制栅极线，加上第1中间电压，给比起第K-m号来处于位线一侧和比起第K+n号来处于公用源极线一侧的至少各一个的非被选控制栅极线，加上第2中间电压，进行数据写入。
如上所述，倘采用本发明，在NAND单元型EEPROM中，采用对现有的自举方式进行改良的办法，即便是在使用微细单元的情况下，也可以确实地防止误写入。
图1示出了本发明的EEPROM的构成。
图2示出了同上EEPROM的存储单元阵列。
图3示出了本发明实施例的CG1选择时写入动作的电压关系。
图4示出了同上实施例的‘1’写入一侧的沟道升压的情况。
图5示出了同上实施例的CG2选择时写入动作的电压关系。
图6示出了同上实施例的CG14选择时写入动作的电压关系。
图7示出了另外的实施例的CG2选择时写入动作的电压关系。
图8示出了各个实施例的写入动作定时波形。
图9示出了另外实施例的写入动作的电压关系。
图10示出了同上实施例的具体例中的写入时的电压关系。
图11示出了同上实施例的位线一侧第1号和第2号被选中时写入的电压关系。
图12示出了在现有方式中CG2选择时的沟道升压的情况。
图13示出了在现有方式中CG1选择时的沟道升压的情况。
具体实施例方式
以下，参看
本发明的实施例。
图1示出了本发明的NAND型EEPROM的构成。存储单元阵列1，如图2所示，用多个(在图的例子中为16个)存储器晶体管MC(MC0～MC15)串联连接为使相邻的存储器晶体管彼此共有它们的源、漏扩散层的NAND单元部件构成。存储器晶体管MC，是使浮置栅极和控制栅极叠层起来的叠层栅极构造的MOSFET。NAND单元的一端，通过选择栅极晶体管SG1连接到位线BL上，另外一端则通过选择栅极晶体管SG2连接到公用源极线SL上。
排列在行方向上的存储器晶体管MC的控制栅极共通地连接到控制栅极线(字线)CG(CG0～CG15)上。选择栅极晶体管SG1、SG2的栅极也同样地作为选择栅极线SGD、SGS，在行方向上共通连接。
连接到一条控制栅极线CG上的存储器晶体管的范围是一揽子地进行数据写入的范围，该范围构成一页。此外，在行方向上排列的NAND单元部件的范围，构成作为数据的一揽子擦除的单位的NAND单元块。
存储单元阵列1的位线BL，连接到读出要读出的数据，锁存要写入的数据的读出放大器/数据锁存电路2上。读出放大器/数据锁存电路2通过用列译码器5驱动的列门电路3连接到I/O缓冲器9上。
进行存储单元阵列1的控制栅极线的选择和驱动的，是行译码器/字线驱动电路4。外部地址保持在地址锁存器6内并供给给列译码器5和行译码器/字线驱动电路4。内部电压产生器8，是在写入时产生提供给被选中的控制栅极线的写入电压Vpgm，在数据擦除时产生供给给阱的擦除电压Vera，以及产生比它们低但比电源电压Vdd高的中间电压Vpass等的升压电路。控制电路7，根据指令，对数据写入和之后的验证读出动作以及数据擦除和之后的验证读出等进行控制。
在本实施例中，基本的做法是‘1’数据写入时的沟道升压使用LSB方式。但是，仅限于从位线BL算起选择第2号存储器晶体管的情况和从公用源极线SL算起选择第2号存储器晶体管的情况，进行与选择其它的存储器晶体管的情况不同的沟道升压控制。以下说明该具体的实施例。
图3对于2条位线BL0、BL1示出了从位线BL算起选中第2号存储器晶体管的数据写入时的NNAND单元的电位关系。在这里，示出的是分别把‘0’、‘1’数据提供给位线BL0、BL1的情况。
在数据写入之前，NAND单元块的数据一揽子擦除，块内的所有的存储器晶体管都变成为阈值电压低的(例如，负的阈值电压的)全‘1’状态。然后，从读出放大器/数据锁存电路2向位线BL提供写入数据，从公用源极线SL一侧的那一页开始依次进行数据写入。在图3中，示出的是控制栅极线CG1被选中的情况，这时，采用在加上写入电压之前，分别把Vss＝0V和从Vdd升压后的电位Bpre提供给位线BL0、BL1，使位线一侧的选择栅极线SGD变成为Vdd+α，使公用源极线SL一侧的选择栅极线SGS变成为Vss的办法，使位线BL0、BL1一侧的NAND单元的沟道被预充电为低电平和高电平。
借助于此，已被提供‘0’数据的位线BL0一侧的NAND单元的沟道就被设定为Vss的低电平，已被提供‘1’数据的位线BL1一侧的NAND单元的沟道就被预充电到Vdd或比之还高的电位。在位线BL1一侧，借助于此，选择栅极晶体管SG11就变成为OFF，NAND单元的沟道将变成为高电平的悬浮状态。
在进行了这样的沟道预充电之后，如图3所示，向被选中的第2号存储器晶体管的控制栅极线SG1供给写入电压Vpgm(例如20V)。这时，就向从位线算起的第3号控制栅极线CG2提供Vss，而向在位线BL一侧相邻的CG0提供比写入电压Vpgm低的中间电压Vpass(例如10V)这一点，与通常的LSB方式是不同的。对第3号以后的控制栅极线CG3、CG4、…、CG15，都供给中间电压Vpass。
之所以对控制栅极线CG3、CG4、…、CG15供给中间电压Vpass，是因为在已被提供‘1’数据的位线BL1一侧，要使与被选存储器晶体管MC11相邻的非被选存储器晶体管MC21的沟道确实地变成为截止那样地提供归因于来自控制栅极的电容耦合所产生的衬底偏置电压的缘故。因此，并非要给它们全都提供中间电压Vpass不可，也可以作成为给至少一个提供中间电压，给剩下的那些提供Vss。
如果变成为这样的写入条件，则在已被提供给‘0’数据的位线BL0一侧的NAND单元中，至少从位线BL开始到被选中的存储器晶体管MC10为止的沟道都已导通，变成为低电位状态，在被选中的存储器晶体管MC10中，给浮置栅极下边的栅极绝缘膜加上大的电场，就可以从沟道向浮置栅极注入电子。就是说，可以进行‘0’写入。存储器晶体管MC20，虽然会根据数据变成为ON或OFF，但是不论在哪一种情况下都不能进行写入。此外，借助于此，在源极线一侧的存储器晶体管MC20～MC150中，都不会加上大的电场，都不会产生写入。
在已被提供‘1’数据的位线BL1一侧的NAND单元的被选中的存储器晶体管MC11中，悬浮的沟道部分借助于电容耦合而升压，阻止向浮置栅极进行的电子注入，保持‘1’数据。在这时的NAND单元中的沟道升压的情况，与现有的图13相对应地示于图4。如上所述，在从位线BL算起选中第2号存储器晶体管MC11时，位线一侧的第1号存储器晶体管MC10，即便是向控制栅极提供Vss也存在着不会变成为OFF的可能性。因此，与图13的情况同样，必须使存储器晶体管MC11、MC01这2个的量的沟道部分连续地变成为悬浮，使之一体地进行升压。
在本实施例的情况下，由于给存储器晶体管MC11加上了写入电压Vpgm，给在其位线一侧相邻的存储器晶体管MC01加上了中间电压Vpass，故可以使用斜线表示升压区域升压到比现有技术的电位还高的电位。借助于此，就可以确实地禁止在被选存储器晶体管MC11中的电子注入。沿着被选控制栅极线CG2的源极线一侧的相邻控制栅极线CG2的存储器晶体管MC21，虽然已经进行了写入，但是由于还要给在其源极一侧相邻的的控制栅极线CG3提供中间电压Vpass，故它将借助于Vss的施加而变成为OFF，这与现有技术是同样的。
采用在从位线BL算起选中第2号控制栅极线CG1时，给第1号控制栅极线CG0提供中间电压Vpass的办法，也具有可以降低相邻耦合效应的效果。就是说，在向被选控制栅极线CG1提供写入电压Vpgm，向其位线一侧的相邻控制栅极线CG0提供Vss的情况下，沿着控制栅极线CG1的存储器晶体管的浮置栅极，不会归因于来自加上Vss的控制栅极线CG0的电容耦合而保持为对于‘0’写入充分的高的电位，使得在‘0’写入电压中的写入速度变慢。对此，如果向控制栅极线CG0提供中间电压Vpass，则被选中的控制栅极线CG1的存储器晶体管的浮置栅极的电位将保持为高的电位，因而得不到充分的‘0’写入速度。
为了参考起见，图5与图3对应地示出了从位线BL算起选中第3号存储器晶体管的情况下的写入条件。在该情况下，就如通常那样，向被选中的控制栅极线CG2提供写入电压Vpass，向其相邻的控制栅极线CG1、CG3提供Vss。借助于此，在已被提供‘1’数据的位线BL1一侧的NAND单元中，只有被选中的存储器晶体管MC21的沟道部分从其它分离开来变成为悬浮(参看图12)，并借助于写入电压Vpgm的电容耦合而得以升压。
图6与图3对应地示出了从公用源极线SL算起选中第2号存储器晶体管的情况下的写入动作条件。这时，向被选中的控制栅极线CG14提供写入电压Vpgm，向在其位线BL一侧相邻的、从公用源极线SL算起的第3号控制栅极线CG13提供Vss，向在公用源极线SL一侧相邻的、从公用源极线SL算起的第1号控制栅极线CG15，提供中间电压Vpass。向剩下的控制栅极线全都提供中间电压Vpass。
在该情况下，沿着控制栅极线CG15的存储器晶体管已经写入了数据。但是，对于‘1’数据写入的位线BL11一侧的NAND单元来说，在已经写入到存储器晶体管MC151中的数据是‘1’的情况下，存在着即便是向其控制栅极提供Vss也不会变成为OFF的可能性这件事，与选中位线BL一侧的第2号存储器晶体管MC11时的第1号存储器晶体管MC01是同样的。
于是要向公用源极线SL一侧的第1号存储器晶体管CG15提供中间电压Vpass而不是Vss。归因于向第3号CG13提供Vss，存储器晶体管MC131保持为OFF。借助于此，就可以使被选中的第2号存储器晶体管MC141和第1号存储器晶体管MC151的沟道部分一体地变成为悬浮状态进行升压。
在图6中，处于位线一侧的非被选控制栅极线虽然借助于被提供Vss的控制栅极线CG13，全都保持为中间电压Vpass，但是，这样做的目的是为了确实地使‘1’数据一侧的非被选存储器晶体管MC131变成为截止而进行衬底偏置。因此，也可以至少向一个提供中间电压Vpass而不是向全体提供中间电压Vpass。
在LSB方式中，在选中从位线BL算起的第1号控制栅极线的情况下，则变成为在两侧没有存储器晶体管，一方是选择栅极晶体管SG1。‘1’写入的位线BL1一侧的选择栅极晶体管SG11，由于已被提供Vdd并借助于NAND单元预充电而变成为OFF，故仅仅使所注意的存储器晶体管MC01的沟道呈现悬浮状态进行升压。即便是在选中从公用源极线SL算起的第1号控制栅极线的情况下，也与上述同样，结果变成为选择栅极晶体管SG21是OFF状态，仅仅所注意的存储器晶体管MC151的沟道呈现悬浮状态进行升压。
在上述实施例中，虽然使用一个中间电压，但是例如在图3的例子中，在选中从位线一侧算起的第2号控制栅极线CG1时提供给第1号控制栅极线的中间电压Vpass，是用来使‘1’数据写入一侧的2个存储器晶体管MC01、MC11的沟道区一体地升压的辅助性的电压。从这一宗旨出发，作为具体的电压值，例如也有时候可以是电源电压Vdd，可以选择Vdd以上的适当的值。但是，在本身为‘0’写入的位线BL0一侧的非被选的存储器晶体管MC00中，必须作成为使得不能进行‘0’写入，从这种意义上说必须是比写入电压Vpgm还低的值。
另一方面，在图3的例子中，提供给已经进行了写入的范围的控制栅极线CG3～CG15的中间电压Vpass，宗旨与提供给控制栅极线CG0的中间电压不同，目的是把适当的回授偏置提供给要使之截止的存储器晶体管MC21、MC21。如上所述，由于中间电压的宗旨的不同，在图3中，也可以使要提供给控制栅极线CG3～CG15的中间电压Vpass与要提供给控制栅极线CG0的中间电压Vpass不同。
图7与图3对应地示出了这样的实施例的写入时的电压关系。把要提供给控制栅极线CG0的中间电压定为Vpass1，把要提供给控制栅极线CG3～CG15的中间电压定位Vpass2。为了使沿着控制栅极线CG2的、与选择栅极晶体管相邻的非被选存储器晶体管MC10、MC21确实地截止，以Vpass2高的一方为好，从这样的观点来看。例如可以设定为Vpass2＞Vpass1。
此外，为了确实地使被选存储器晶体管MC10、MC11的沟道升压，而且为了缓和位线一侧的未写入的存储器晶体管的应力，作为沟道升压的辅助电压使用的中间电压Vpass1高是理想的。如果重视这种观点，例如就可以设定为Vpass1＞Vpass2。
若以图3的实施例为例示出迄今为止的实施例中的写入模式的动作定时，则变成为图8那样。在写入周期开始的时刻t0处，向位线一侧选择栅极SGD提供Vdd+α，向公用源极线一侧选择栅极SGS提供Vss，向被选中的控制栅极线CG1和在位线一侧与之相邻的控制栅极线CG0提供Vdd，向在公用源极线一侧相邻的的控制栅极线CG2提供Vss，向除此之外的控制栅极线CG3～CG15提供Vdd。
根据数据向位线BL提供Vss(‘0’数据的情况下)、Vpre(‘1’数据的情况下)，借助于该位线数据一直到被选中的存储器晶体管的沟道为止传送与数据对应的电位。在已被提供‘1’数据的位线的情况下，借助于之后使选择栅极线SGD返回到Vdd，被预充电到Vdd左右的沟道保持为悬浮状态。
之后，在时刻t1，进行写入脉冲电压的施加。就是说，被选中的控制栅极线CG1从Vdd被升压到写入电压Vpgm，在公用源极线一侧相邻的控制栅极线CG2则保持Vss的原状不变，除此之外的控制栅极线CG3～CG15则从Vdd升压到中间电压Vpass。借助于此，如上所述，在被选存储器晶体管中就与数据相对应地产生电子注入，或者阻止电子注入。在时刻t2处一次的写入动作结束。
虽然在图中省略了，但是通常在时刻t2之后，要进行写入验证读出，在存在着写入不充分的存储器晶体管的情况下，就再次重复进行写入动作。这样一来，通过重复进行写入动作和验证读出动作，就会把写入数据赶入到规定的阈值电压分布内。
迄今为止的实施例，是一种在‘1’数据写入时，以使被选中的存储器晶体管的相邻的存储器晶体管的沟道变成为OFF的现有的LSB方式为基本，限于选中从NAND单元的位线或公用源极线算起的第2号存储器晶体管的情况，使基本的LSB方式变形的方式。
相对于此，其次将说明使作为基本的LSB本身发生变形的实施例。
本实施例的写入模式，基于这样一种想法在选中NAND单元内的某一控制栅极线时，为了进行沟道自举，使沟道变成为OFF的存储器晶体管，也可以不是被选存储器晶体管的相邻的存储器晶体管，只要是中间含有被选存储器晶体管那样的任意的2个存储器晶体管即可。在该情况下，只要在使沟道截止的存储器晶体管之间，给与被选存储器晶体管一起被夹持起来的非被选存储器晶体管的控制栅极线加上中间电压，对在被选存储器晶体管中进行的沟道升压进行辅助即可。
倘采用本实施例，则结果就变成为‘1’写入时的沟道升压可以使多个存储器晶体管的沟道区形成一体地进行。这样一来，采用向被选存储器晶体管的控制栅极提供写入电压，向与之一体地使沟道升压的非被选存储器晶体管的控制栅极提供中间电压的办法，与向提供写入电压的被选存储器晶体管的控制栅极相邻的非被选控制栅极线提供Vss的通常LSB方式比较起来，可以减小由与被选存储器晶体管相邻的非被选存储器晶体管产生的电容耦合效应。
就是说，在要被提供Vss的非被选控制栅极与要被提供写入电压Vpgm的选择控制栅极相邻的情况下，归因于来自已被提供Vss的相邻的非被选控制栅极线的电容耦合，存在着被选中的存储器晶体管的浮置栅极的电位上升将变得不充分，‘0’写入速度降低的可能性。对此，如果在Vpgm的两侧，把中间电压Vpass夹在中间地加上Vss、Vpass、Vpgm、Vpass、Vss这样的电压，则即便是写入电压Vpgm与现有技术是相同的，已加上Vpgm的被选存储器晶体管的浮置栅极的电位也会变得充分高，变成为‘0’写入速度快的存储单元。
此外，已加上Vss的非被选控制栅极线，由于存在着寄生电阻和寄生电容，从驱动端离开来的部分不一定非进行电位固定不可，如果相邻的控制栅极线是高的电压Vpgm，则会归因于其电容耦合而产生电位的上浮。对此，如果把要加上Vpass的控制栅极线配置在要加上Vss的控制栅极线和要加上Vpgm的控制栅极线之间，则可以抑制已加上Vss的控制栅极线的电位的上浮。
图9示出了本实施例的写入动作时在一个NAND单元中的电压关系。在这里一般地说示出了从NAND单元内的位线BL算起的第K号控制栅极线CG(K)被选中的情况。就如在先前的实施例中所说明的那样，在写入动作之前，从位线BL开始到NAND单元的被选存储器晶体管的沟道为止，根据数据‘0’、‘1’被预充电为Vss、Vdd。在‘1’数据的情况下，归因于预充电选择栅极晶体管SG1变成为OFF，NAND单元的沟道变成为悬浮状态。位线一侧的选择栅极线SGS与先前的实施例同样是Vss。
向被选中的控制栅极线CG(K)提供写入电压Vpgm，使得除去该被选存储器晶体管之外，至少还含有一个非被选存储器晶体管那样地，向适当的2条控制栅极线CG(K-m)和CG(K+n)提供Vss。在这里m、n为正整数，至少一方大于2。
向被已被提供Vss的控制栅极线CG(K-m)和CG(K+n)夹在中间的非被选控制栅极线，全都提供中间电压Vpass1。此外，向比控制栅极线CG(K-m)处于更往位线一侧的非被选控制栅极线和比控制栅极线CG(K+n)更往公用源极线SL一侧的非被选控制栅极线，提供中间电压Vpass2。
在图9中，虽然已向比控制栅极线CG(K-m)处于更往位线一侧的非被选控制栅极线和比控制栅极线CG(K+n)更往公用源极线SL一侧的非被选控制栅极线，提供了中间电压Vpass2，但是，如果假定在位线一侧和源极线一侧，分别只选择一个要提供Vpass2的非被选控制栅极线，则理想的选择在要提供Vss的控制栅极线CG(K-m)的位线一侧相邻的非被选控制栅极线和在控制栅极线CG(K+n)的公用源极线SL一侧相邻的非被选控制栅极线。
图9的例子，是m＝2、n＝3的情况，在该情况下，结果就变成为用符号○围起来的被选存储器晶体管和对此在位线一侧相邻的一个非被选存储器晶体管和在公用源极线一侧相邻的2个非被选存储器晶体管的范围的沟道部分，形成一个整体地进行自举。这时，由于向作为一个整体进行升压的范围的非被选控制栅极线提供中间电压Vpass，故可以确实地进行沟道部分的升压。此外，由于为了形成沟道的截止，要提供Vss＝0的控制栅极线CG(K-m)、CG(K+n)的存储器晶体管，不是在离被选存储器晶体管最近的地方而是在其间夹持有要提供中间电压的非被选控制栅极线，故可以减小由要提供给被选控制栅极线CG(K)的写入电压所产生的对非被选存储器晶体管的相邻耦合效应。
在图10(a)、(b)中举出了本实施例的更为具体的方案。图10(a)是使被选存储器晶体管和对它来说在公用源极线一侧相邻的一个非被选存储器晶体管一体地升压的例子。因此，向被选控制栅极线CG(K)提供写入电压Vpgm，向与之相邻的非被选栅极线CG(K+1)提供中间电压Vpass1，向把他们夹持起来的非被选控制栅极线CG(K-1)和CG(K+2)提供Vss。归因于此，结果就变成为使2个存储器晶体管的范围的沟道部分一体地进行升压。
在图10(a)中，在使被选控制栅极线和与之相邻的一个非被选控制栅极线的范围升压的情况下，虽然使在公用源极线SL一侧相邻的非被选控制栅极线变成为中间电压Vpass，但是，也可以作成为向在位线一侧相邻的非被选控制栅极线提供中间电压Vpass。如果考虑因施加中间电压Vpass而产生的应力引起的误写入的问题，则向在位线一侧相邻的非被选控制栅极线提供中间电压Vpass的方式是理想的。这是因为虽然从被选中的控制栅极线算起公用源极线一侧已经写入完毕，必须避免阈值变动，但是，由于位线一侧此后要进行写入，故由Vpass施加而引起的阈值变动不会成为那么大的问题的缘故。
图10(b)，是作成为使被选存储器晶体管和把它夹持起来的2个非被选存储器晶体管一体地进行升压的例子。因此，向被选控制栅极线CG(K-1)和CG(K+1)提供中间电压Vpass，向更往它们的外侧的非被选控制栅极线CG(K-2)和CG(K+2)提供Vss。借助于此，结果就变成为使3个存储器晶体管的范围的沟道部分一体地进行升压。
在本实施例中，在被选中的控制栅极线是从位线BL一侧算起的第1号(K＝1)的情况和第2号(K＝2)的情况下，在位线BL一侧非被选控制栅极线将变成为不存在或者减少，是一种例外。图11(a)、(b)示出了这些情况。
图11(a)是图10(a)或(b)的方式的情况，是K＝1就是说第1号控制栅极线CG(1)被选中的情况。这时，位线BL一侧向被选栅极线SGD提供Vdd，在‘1’数据的情况下，使之变成为OFF。这样一来，就可以向被选中的控制栅极线CG(1)提供Vpgm，向在其公用源极线SL一侧相邻的非被选控制栅极线CG(2)提供中间电压Vpass1，向其下一个相邻的控制栅极线CG(3)提供Vss，在位线BL一侧不存在要被提供Vss的非被选控制栅极线。借助于此，结果就变成为使2个存储器晶体管的范围的沟道部分一体地进行升压。
图11(b)同样是K＝2，就是说是第2号控制栅极线CG(2)被选中的情况。这时，也是位线BL一侧向被选控制栅极线SGD提供Vdd，在‘1’数据的情况下使之变成为OFF。这样一来，就可以向被选中的控制栅极线CG(1)提供Vpgm，向在其公用源极线SL一侧相邻的非被选控制栅极线CG(2)提供中间电压Vpass1，向其下一个相邻的控制栅极线CG(3)提供Vss。在该情况下，在位线BL一侧也不存在要被提供Vss的非被选控制栅极线。该图11(b)的方式，在位线一侧的第2号控制栅极线被选中时，向第1号控制栅极线施加中间电压这一点与先前的实施例1是同样的。借助于此，结果就变成为使3个存储器晶体管的范围的沟道部分一体地进行升压。
图11(a)、(b)虽然是从位线BL一侧算起的第1号和第2号存储器晶体管被选中的情况，但是事情与在从公用源极线SL一侧算起的第1号和第2号存储器晶体管被选中的情况是一样的。在从公用源极线SL一侧算起的第1号控制栅极线被选中的情况下，归因于此，在公用源极线SL一侧只有可以进行OFF驱动的选择栅极线SGS。在从公用源极线SL一侧算起的第2号控制栅极线被选中的情况下，归因于此，在公用源极线SL一侧非被选的控制栅极线是1条，只要使它变成为中间电压Vpass1即可。
在图9中，虽然把要提供给位于已被提供Vss的控制栅极线之间的非被选控制栅极线的中间电压定为Vpass1，把要提供给已被提供Vss的控制栅极线的外侧的非被选控制栅极线的中间电压定为Vpass2，但是，这2个中间电压既可以相等，也可以选择不同的值。
就是说，由于中间电压Vpass1，是用来与写入电压Vpgm一起，包括使被选中的存储器晶体管沟道在内的周围的沟道部分一体地进行升压的辅助性的电压，中间电压Vpass2，是可以作为用来使已被提供Vss的存储器晶体管的沟道截止的衬底偏置电压(更为具体地说，是该存储器晶体管的源极偏置电压)的电压，故可以根据各自的用途进行最佳设定。如果这些中间电压Vpass1、Vpass2使用同一电压，则写入所必要的控制电压的种类少。
另外，在上述各个实施例中，在写入时要提供给控制栅极的Vss，对于从位线BL提供的‘0’、‘1’数据的电位来说，在在‘1’电位的情况下，则使沟道截止，若是‘0’数据电位则允许沟道传送这种意义上说，可以用做控制沟道升压时的基准电压，并非非0V不可。
权利要求
1.一种具有存储单元阵列和电压施加电路的非易失性半导体存储装置，上述存储单元阵列具有NAND单元，上述NAND单元的构成如下多个具有电荷存储层和控制栅极的存储器晶体管进行串联连接；其一端通过第1选择栅极晶体管连接到位线上；另外一端通过第2选择栅极晶体管连接到公用源极线上；在写入模式中，如下所述地加上电压给NAND单元中的被选中的存储器晶体管的控制栅极加上写入电压；给两邻的非被选的2个存储器晶体管的控制栅极分别加上基准电压，借助于此，使上述2个存储器晶体管之内，公用源极线一侧的存储器晶体管截止，位线一侧的存储器晶体管，根据已提供给位线的数据1或0变成为截止或导通；上述电压施加电路在上述数据写入模式中，如下所述地进行动作在选中上述NAND单元中的上述多个存储器晶体管之内的从上述位线一侧算起的第2号存储器晶体管时，给该第2号存储器晶体管的控制栅极加上写入电压，给从位线一侧算起的第3号非被选存储器晶体管的控制栅极加上基准电压，给从位线一侧算起的第1号非被选存储器晶体管的控制栅极加上比上述写入电压低而且比上述基准电压高的第1中间电压，给剩下的非被选存储器晶体管的至少一个控制栅极，加上比上述写入电压低而且比上述基准电压高的第2中间电压。
2.根据权利要求1所述的装置，上述电压施加电路的构成为如下所述地动作给上述NAND单元中的多个上述剩下的非被选存储器晶体管的所有控制栅极，分别加上上述第2中间电压。
3.根据权利要求1所述的装置，上述电压施加电路的构成为如下在上述写入模式中，在选中从上述公用源极线一侧算起的第2号存储器晶体管时，给该第2号存储器晶体管的控制栅极加上写入电压，给从上述公用源极线一侧算起的第3号非被选存储器晶体管的控制栅极加上基准电压，给从上述公用源极线一侧算起的第1号非被选存储器晶体管的控制栅极加上上述第1中间电压，给剩下的非被选存储器晶体管的至少一个控制栅极，加上上述第2中间电压。
4.根据权利要求3所述的装置，上述电压施加电路的构成为如下所述地动作给上述NAND单元中的多个上述剩下的非被选存储器晶体管的所有控制栅极，分别加上上述第2中间电压。
5.根据权利要求1所述的装置，上述第1中间电压被设定为与上述第2中间电压相等的电压。
6.根据权利要求1所述的装置，上述第1中间电压被设定为比上述第2中间电压大的值。
7.根据权利要求1所述的装置，上述第1中间电压被设定为比上述第2中间电压小的值。
8.根据权利要求1所述的装置，其中，上述存储单元阵列的构成如下多个上述NAND单元在行方向上排列；上述各个NAND单元分别连接到不同的位线上；具有第1选择栅极线和第2选择栅极线；上述多个NAND单元中的上述第1选择栅极晶体管的栅极共通地连接到上述第1选择栅极线上；上述多个NAND单元中的上述第2选择栅极晶体管的栅极共通地连接到上述第2选择栅极线上；用上述多个NAND单元构成NAND单元块，其中，在上述写入模式中，在根据已提供给各个位线的数据使各个NAND单元的沟道预充电之后，连接到被选中的控制栅极线上的多个存储器晶体管一揽子地进行写入。
9.根据权利要求8所述的装置，其构成如下具有在上述写入模式之前实施的擦除模式，用来在一揽子地擦除上述NAND单元块内的多个存储器晶体管的数据并把它们都设定为阈值低的第1数据的状态；上述写入模式中的写入如下所述地执行根据从与该沟道对应的上述各个位线送来的要写入的第1或第2数据，使一揽子擦除后的上述各个NAND单元的沟道预充电，为此，变成为如下所述在被上述第1数据进行预充电的上述各个NAND单元中，连接到被选中的上述控制栅极线上的上述各个存储器晶体管的沟道，变成为悬浮状态，归因于此，在加上上述写入电压时，归因于与控制栅极之间的电容耦合，上述处于悬浮状态的沟道进行升压，向电荷存储层进行的电荷注入被禁止；在被上述第2数据进行预充电的上述各个NAND单元中，连接到被选中的上述控制栅极线上的上述各个存储器晶体管的沟道保持为低电压，借助于此，向电荷存储层内注入电荷。
10.一种具有存储单元阵列和电压施加电路的非易失性半导体存储装置，上述存储单元阵列具有NAND单元，该NAND单元的构成如下多个具有电荷存储层和控制栅极的存储器晶体管进行串联连接；其一端通过第1选择栅极晶体管连接到位线上；另外一端通过第2选择栅极晶体管连接到公用源极线上；在写入模式中，如下所述地加上电压给NAND单元中的被选中的存储器晶体管的控制栅极加上写入电压；给两邻的非被选的2个存储器晶体管的控制栅极分别加上基准电压，借助于此，使上述2个存储器晶体管之内，公用源极线一侧的存储器晶体管截止，位线一侧的存储器晶体管，根据已提供给位线的数据1或0变成为截止或导通；上述电压施加电路，在上述数据写入模式中，如下所述地进行动作在选中上述NAND单元中的上述多个存储器晶体管之内的从上述公用源极线一侧算起的第2号存储器晶体管时，给该第2号存储器晶体管的控制栅极加上写入电压，给从公用源极线一侧算起的第3号非被选存储器晶体管的控制栅极加上基准电压，给从公用源极线一侧算起的第1号非被选存储器晶体管的控制栅极加上比上述写入电压低而且比上述基准电压高的第1中间电压，给剩下的非被选存储器晶体管的至少一个控制栅极，加上比上述写入电压低而且比上述基准电压高的第2中间电压。
11.根据权利要求10所述的装置，上述第1中间电压和上述第2中间电压被设定为相等的电压。
12.根据权利要求10所述的装置，上述第1中间电压和上述第2中间电压被设定为不同的值。
13.根据权利要求9所述的装置，其中，上述存储单元阵列的构成如下多个上述NAND单元在行方向上排列；上述各个NAND单元分别连接到不同的位线上；具有第1选择栅极线和第2选择栅极线；上述多个NAND单元中的上述第1选择栅极晶体管的栅极共通地连接到上述第1选择栅极线上；上述多个NAND单元中的上述第2选择栅极晶体管的栅极共通地连接到上述第2选择栅极线上；用上述多个NAND单元构成NAND单元块，其中，在上述写入模式中，在根据已提供给各个位线的数据使各个NAND单元的沟道预充电之后，连接到被选中的控制栅极上的多个存储器晶体管一揽子地进行写入。
14.根据权利要求10所述的装置，其构成如下具有在上述写入模式之前实施的擦除模式，用来在一揽子地擦除上述NAND单元块内的多个存储器晶体管的数据并把它们都设定为阈值低的第1数据的状态；上述写入模式中的写入如下所述地执行根据从与该沟道对应的上述各个位线送来的要写入的第1或第2数据，使一揽子擦除后的上述各个NAND单元的沟道预充电，为此，变成为如下所述在被上述第1数据进行预充电的上述各个NAND单元中，连接到被选中的上述控制栅极线上的上述各个存储器晶体管的沟道变成为悬浮状态，归因于此，在加上上述写入电压时，归因于与控制栅极之间的电容耦合，上述处于悬浮状态的沟道进行升压，向电荷存储层进行的电荷注入被禁止；在被上述第2数据进行了预充电的上述各个NAND单元中，连接到被选中的上述控制栅极线上的上述各个存储器晶体管的沟道保持为低电压，借助于此，向电荷存储层内注入电荷。
15.根据权利要求10所述的装置，上述第1中间电压被设定为比上述第2中间电压小的值。
16.一种具有存储单元阵列和电压施加电路的非易失性半导体存储装置，上述存储单元阵列具有NAND单元，该NAND单元的构成如下多个具有电荷存储层和控制栅极的存储器晶体管进行串联连接；其一端通过第1选择栅极晶体管连接到位线上；另外一端通过第2选择栅极晶体管连接到公用源极线上；上述电压施加电路，在上述数据写入模式中，如下所述地进行动作在选中上述NAND单元中的上述多个存储器晶体管之内的从上述位线一侧算起的第K号存储器晶体管时，给该被选存储器晶体管的控制栅极加上写入电压，给从上述位线算起的第K-m号和从上述位线算起的第K+n号这2个非被选存储器晶体管的控制栅极加上基准电压，其中m、n为正整数且至少一方大于2，归因于此，第(K+n)号存储器晶体管变成为OFF，第(K-m)号存储器晶体管则根据已提供给位线的数据1或0变成为ON或OFF；上述2个非被选存储器晶体管，把上述被选存储器晶体管和上述存储器晶体管之内至少上述被选存储器晶体管的两邻的2个上述存储器晶体管中的任一方夹持起来，给被夹持于上述2个非被选存储器晶体管中的非被选晶体管的控制栅极分别施加比上述写入电压低且比上述基准电压高的第1中间电压，给比第K-m号存储器晶体管更处于位线一侧的至少一个非被选存储器晶体管的控制栅极，和比第K+n号存储器晶体管更处于公用源极线一侧的至少一个非被选存储器晶体管的控制栅极，分别加上比上述写入电压低且比上述基准电压高的第2中间电压。
17.根据权利要求16所述的装置，上述K为2，给处于比上述被选存储器晶体管更往位线一侧的上述存储器晶体管的上述控制栅极中的每一个控制栅极，加上上述第1或第2中间电压。
18.根据权利要求16所述的装置，上述被选存储器晶体管是从上述公用源极线侧数起来第K号上述存储器晶体管，而且，在上述K为2时，给处于比上述被选存储器晶体管更往公用源极线一侧的上述非被选存储器晶体管的控制栅极中的每一个控制栅极，加上上述第1或第2中间电压。
19.根据权利要求16所述的装置，给多个上述存储器晶体管之内，处于比上述第K-m号的上述存储器晶体管更往位线一侧的多个上述存储器晶体管和处于比上述第K+n号存储器晶体管更往公用源极线一侧的多个上述存储器晶体管，加上上述第2中间电压。
20.根据权利要求16所述的装置，上述第1中间电压和上述第2中间电压被设定为相等的电压。
21.根据权利要求16所述的装置，上述第1中间电压和上述第2中间电压被设定为不同的值。
22.根据权利要求16所述的装置，其中，上述存储单元阵列的构成如下多个上述NAND单元在行方向上排列；上述各个NAND单元分别连接到不同的位线上；具有第1选择栅极线和第2选择栅极线；上述多个NAND单元中的上述第1选择栅极晶体管的栅极共通地连接到上述第1选择栅极线上；上述多个NAND单元中的上述第2选择栅极晶体管的栅极共通地连接到上述第2选择栅极线上；用上述多个NAND单元构成NAND单元块，其中，在上述写入模式中，在根据已提供给各个位线的数据使各个NAND单元的沟道预充电之后，连接到被选中的控制栅极线上的多个存储器晶体管一揽子地进行写入。
全文摘要
防止误写入的非易失性半导体存储装置。多个存储器晶体管串联,两端分别通过选择栅极晶体管连接到位线和公用源极线上构成NAND单元。给NAND单元的被选中的存储器晶体管的控制栅极加上写入电压Vpgm进行写入,给其两邻的非被选存储器晶体管的控制栅极加上Vss。在该写入动作中,在选中从位线BL一侧算起的第2号存储器晶体管时,给从位线BL一侧算起的第1号和第3号以后的非被选存储器晶体管的控制栅极加上中间电压。
文档编号H01L29/788GK1374700SQ02106749
公开日2002年10月16日 申请日期2002年3月6日 优先权日2001年3月6日
发明者松永泰彦, 八重樫利武, 荒井史隆, 白田理一郎 申请人:株式会社东芝