专利名称：：非易失性动态随机存取存储器的制作方法
技术领域：
：本发明提供一种存储器，尤其提供一种具有储存易失性数据及非易失性数据功能的存储器。
背景技术：
：近年来，随着便携式(portable)电子产品的需求增加，快闪(flash)存储器的技术以及市场应用也日益成熟扩大。这些便携式电子产品包括有数码相机的底片、手机、游戏机(videogameapparatus)、个人数字助理(personaldigitalassistant，PDA)的存储器、电话答录装置以及可编程IC等等。快闪存储器是一种非易失性存储器(non-volatilememory)，其运行原理是通过改变晶体管或存储单元的临界电压(thresholdvoltage)来控制相对栅极隧道的开启或关闭以达到存储数据的目的，使储存在存储器中的数据不会因电源中断而受到消失，一般而言，快闪存储器属于现有电可擦可编程只读存储器(electricallyerasableandprogrammablereadonlymemory，EEPROM)的一种特殊结构。请参照图1，图1为现有快闪存储器10的结构示意图。快闪存储器10包含有一衬底(substrate)12，一源极(source)14，一漏极(drain)16，一浮置栅极(floatinggate)18，以及一控制栅极(controlgate)20。浮置栅极18与衬底12中的隧道(channel)22之间以一氧化层24隔离，以及控制栅极20与浮置栅极18之间以一氧化层25隔离，而衬底12连接于一参考电压Vbb(一般使用接地电压作为该参考电压)，若快闪存储器10为N型金属氧化半导体(NMOS)构造，则衬底12为P型掺杂区，而源极14及漏极16为N型掺杂区，相反地，若快闪存储器10为P型金属氧化半导体(PMOS)构造，则衬底12为N型掺杂区，而源极14及漏极16为P型掺杂区。请注意，为便于说明，图1中仅显示一存储器单元(memorycell)26，一般而言，快闪存储器10包含有多个以行(row)及列(column)方式排列的存储器单元26，用来依据个别的行列地址(address)以储存数据。快闪存储器10的原理详述如下，输入控制栅极20的控制电压Vcg可改变浮置栅极18上所储存的电子(electron)数量，所以可透过浮置栅极18上所储存的电子而进一步地改变形成隧道22所对应的临界电压(thresholdvoltage)。因此在读取数据时，存储器单元26依据浮置栅极18所储存的电子而区分为两种数据状态“0”或“1”，而不同的数据是将隧道22中的电子经由氧化层24而驱动至浮置栅极18以增加浮置栅极18所储存的电子数目，或是将浮置栅极18所储存的电子驱离以减少其数量，因此当浮置栅极18储存较多电子时，临界电压也相对地较高，而当浮置栅极18储存较少电子时，临界电压也相对地较低。为了使存储器单元26的源极14与漏极16导通，亦即产生隧道22，则必须于控制栅极20输入一控制电压Vcg以修正浮置栅极18的临界电压对隧道22的影响，并通过读取源极14与漏极16之间导通的电流值以判定在该外加控制电压Vcg之下，存储器单元26所代表的数据状态为“1”或“0”。请参照图2，图2为图1所示的存储器单元26的临界电压分布示意图，纵轴代表存储器单元数目，而横轴代表临界电压的大小。举例来说，当存储器单元26欲储存二进制数值“1”时，必须对存储器单元26进行编程(program)以使浮置栅极18储存较多电子而拥有较高的临界电压，对快闪存储器10中多个存储器单元26而言，这些储存“1”的存储器单元26所分别对应的临界电压并非相同一致，而是会形成特性曲线28的分布状态，储存“1”的存储器单元26会分别拥有介于V11至V12的临界电压，相反地，当存储器单元26欲储存二进制数值“0”时，必须擦除(erase)存储器单元26以使浮置栅极18储存较少电子而拥有较低的临界电压，对快闪存储器10中多个存储器单元26而言，这些储存“0”的存储器单元26所分别对应的临界电压也非相同一致，而是会形成特性曲线30的分布状态，储存“0”的存储器单元26会分别拥有介于-V21至-V22的临界电压，因此若是于快闪存储器10中每一存储器单元26的控制栅极20输入一介于V11与-V21之间的电压，则储存“0”的存储器单元26会导通，而储存“1”的存储器单元26则不会导通，因此便可经由一外部电路，例如一读出放大器(senseamplifier)来依据导通状态而得知相对应的二进制数据。请注意，特性曲线28、30所对应的临界电压分布依据浮置栅极18上的电荷数目而定的，所以特性曲线28、30可依据使用者的设定而偏移(shift)，亦即特性曲线28、30可同时对应于正电压的临界电压分布或是同时对应于负电压的临界电压分布。为了对快闪存储器10进行擦除及编程的过程，因此必须控制浮置栅极18上所储存的电子数目，一般是利用富勒尔-诺德汉隧穿(Fowler-Nordheimtunneling)或热电子注入(hotelectroninjection)的方式，举例来说，对富勒尔-诺德汉遂穿方式而言，其在控制栅极20输入10伏特的控制电压Vcg，在漏极16输入5伏特的电压Vd，以及在源极14输入0伏特的电压Vs。当电子经由隧道22自源极14移动至漏极16时，控制栅极20与源极14所形成的电场以及源极14与漏极16所形成的电场会将电子拉向浮置栅极18。然而，热电子注入的方式是在源极14及漏极16之间建立一电压差，并于控制栅极20输入一正电压，该电压差会使隧道22中产生高能量的电子，而该高能量的电子会进一步破坏周围原子的键合而通过雪崩效应(avalanche)产生更多的自由电子，最后控制栅极20所提供的正电压会将隧道22中的电子吸引至浮置栅极18。但是，与其它存储器装置相比，例如动态随机存取存储器(dynamicrandomaccessmemory，DRAM)的存取速度为十亿分之一秒(nanosecond，ns)，而快闪存储器对浮置栅极18进行充电及放电的过程相对地十分缓慢，一般以毫秒(millisecond，ms)来计算，如上所述，快闪存储器10进行读取时以输入一电压至控制栅极20，并读取相对应的输出电流或电压来判断储存的二进制数值，由于不涉及驱动电子至浮置栅极18的过程，因此快闪存储器10进行读取的速度与动态随机存取存储器相当，然而，当快闪存储器10进行写入数据时，由于涉及驱动电子至浮置栅极18的过程，因此也降低了快闪存储器10的性能(performance)而无法应用于需要快速存取数据的环境之下。然而，对于现有动态随机存取存储器而言，由于该现有动态随机存取存储器是易失性的数据储存媒介，因此现有动态随机存取存储器必须定期进行刷新(refresh)以维持储存的数据，所以当一供应电源中断时，储存于现有动态随机存取存储器中的数据均会遗失，虽然现有动态随机存取存储器的读取与写入速度很快，然而现有动态随机存取存储器却无法如快闪存储器10一般，不受外部供应电源影响来储存非易失性的数据。
发明内容因此本发明的主要目的在于提供一种具有储存易失性数据功能的非易失性存储器，以解决上述问题。本发明的权利要求提供一种非易失性存储器的控制方法，该非易失性存储器包含有多个存储器单元，而每一存储器单元包含有一衬底，一储存单元，以及一控制单元。该储存单元设置于该衬底上，用来储存数据，其包含有一浮置栅极用来储存电荷，以及一控制栅极用来接收一操作电压以于该衬底表面产生对应于该浮置栅极内储存的电荷数量的隧道。该控制单元形成于该衬底上，且该控制单元与该储存单元之间具有一寄生电容，而该寄生电容则会依据该隧道的形成而改变。该控制方法包含有对该控制单元施予一第一预定电压，并测量该第一预定电压藉由电连接该寄生电容所产生的电位变化量来读取该储存单元所储存的数据。图1为现有快闪存储器的结构示意图；图2为图1所示的存储器单元的临界电压分布示意图；图3为本发明的非易失性动态随机存取存储器的结构示意图；图4为图3所示的存储器单元的第一电路示意图；图5为图3所示的存储器单元的第二电路示意图；以及图6为图3所示的位线的电压基准位变化示意图。附图中的附图标记说明如下10快闪存储器12、44衬底14源极16漏极18、52浮置栅极20、50控制栅极22、58、65隧道24、25、54、56氧化层26、42存储器单元40非易失性动态随机存取存储器46储存单元48控制单元60、62、64电极区具体实施例方式请同时参照图3、图4及图5，图3为本发明非易失性动态随机存取存储器40的结构示意图，图4为图3所示的存储器单元42的第一电路示意图，而图5为图3所示的存储器单元42的第二电路示意图。非易失性动态随机存取存储器40包含有多个存储器单元42，用来储存二进制数值以记录数据，在不影响本发明非易失性动态随机存取存储器40的技术公开情况下，图3中仅显示一存储器单元42以利于说明。存储器单元42包含有一衬底(substrate)44，一储存单元46，以及一控制单元48。储存单元46包含有一控制栅极50，一浮置栅极52，一第一氧化层54，以及一第二氧化层56。浮置栅极52是一导电的多晶硅(polysilicon)，第一氧化层54用来隔离控制栅极50与浮置栅极52，而第二氧化层56用来隔离浮置栅极52与衬底44。浮置栅极52用来储存电荷以改变衬底44产生一隧道58所对应的临界电压，而控制栅极50则经由一电压Vp来控制相对应浮置栅极52的临界电压以决定衬底44是否产生隧道58，此外衬底44电连接于一电压Vbb。当衬底44产生隧道58时，储存单元46则会电连接于控制单元48。控制单元48是一金属氧化物半导体晶体管(MOStransistor)，其包含有三电极区60、62、64，其中第一电极区60作为一栅极(gate)而连接于一字线(wordline)WL，而第二、三电极区62、64则依据电流流通控制单元48的方向来分别作为一漏极(drain)或一源极(source)，本实施例中，电极区62、64为N型掺杂区，而衬底为P型掺杂区，且第二电极区62连接于一位线(bitline)BL。如图4所示，字线WL输入控制单元48的第一电极区60的电压会影响控制单元48的导通状态，亦即隧道65的形成，当存储器单元42被选取时会使控制单元48导通，而端点A与位线BL会形成一电流路径，因此可以经由位线BL来存取储存单元46，然而，当存储器单元42未被选取时，字线WL的电压基准位并不足以导通控制单元48，因此便无法经由位线BL成功存取储存单元46。此外，由于存储器单元42的结构本身会产生许多寄生电容(parasitecapacitor)，其特性可等效视为一存储器电容Ccell，如图5所示。当控制栅极50接收一电压Vp足以使衬底44表面产生隧道58时，储存单元46因为产生隧道58而电连接于控制单元48，同时由于连结的元件增加而造成对应等效寄生电容增加，因此该存储器电容Ccell会拥有较大的电容值，而当储存单元46并非电连接于控制单元48时，该存储器电容Ccell则相对地会拥有较小的电容值。本发明非易失性动态随机存取存储器40的操作原理详述如下，非易失性动态随机存取存储器40利用存储器单元42来储存非易失性数据，与图1所示的快闪存储器10类似，经由浮置栅极52来储存电子以代表相对应的非易失性数据，由于浮置栅极52被第一氧化层54与第二氧化层56包围而与控制栅极50及衬底44隔离，因此当输入非易失性动态随机存取存储器40的电源中断时，浮置栅极52所储存的电子并不会遗失而保存于浮置栅极52中，亦即储存了相对应的二进制数值“0”或“1”。当一使用非易失性动态随机存取存储器40的装置重新开机时，非易失性动态随机存取存储器40会先将储存于储存单元46的非易失性数据读取出来，如图2所示，非易失性动态随机存取存储器40中储存“0”的储存单元46与储存“1”的储存单元46会拥有不同的临界电压分布特性(特性曲线28、30)，请同时参照图2，图5及图6，图6为图3所示的位线BL的电压基准位变化示意图。首先，经由字线WL输入一电压至第一电极区60以导通控制单元48，所以位线BL会经由隧道65而电连接于端点A，若储存单元46储存“1”，则储存单元46会对应于较高的临界电压(介于V11与V12之间)，相对地，储存单元46与控制单元48之间会由于产生较少的寄生电容而对应于一电容值较小的存储器电容Ccell，当字线WL输入一电压至控制单元48的第一电极区60以导通控制单元48时，位线BL则会经由隧道65与第三电极区64而电连接于存储器电容Ccell，此时位线BL与存储器电容Ccell中所储存的残留电荷会重新平均分布于位线BL与存储器电容Ccell中，因此，若位线BL原先的电压基准位为V1，则于时间T0电连接于存储器电容Ccell起，位线BL的电压基准位会下降，并于时间T1时与存储器电容Ccell之间形成一平衡状态而达到一电压基准位V2。同样地，若储存单元46储存“0”，则储存单元46会对应于较低的临界电压(介于-V21与-V22之间)，而储存单元46与控制单元48之间会由于寄生电容多而对应于一电容值较大的存储器电容Ccell，当字线WL输入一电压至控制单元48的第一电极区60以导通控制单元48时，位线BL则会经由隧道65及第三电极区64而电连接于存储器电容Ccell，此时位线BL与存储器电容Ccell中所储存的电荷会重新平均分布于位线BL与存储器电容Ccell，因此，若位线BL原先的电压基准位为V1，则当于时间T0电连接于存储器电容Ccell起，位线BL的电压基准位便会下降，并于时间T2时与存储器电容Ccell之间形成一平衡状态而达到一电压基准位V3。因此，依据储存单元46所储存的不同数据，位线BL会与存储器电容Ccell电连接而产生不同程度的电位变化量，所以便可利用该电位变化量来读取相对应的二进制数值“0”或“1”。然后，便依据所读取的二进制数值“0”或“1”来进一步调整端点A(第三电极区64)的电压基准位，首先输入一大于图2所示的临界电压V12的电压至每一存储器单元42，由于储存单元46中浮置栅极52所储存的电荷数量会对应于图2中特性曲线28、30的临界电压分布，所以大于临界电压V12的电压会使每一存储器单元42的衬底44中产生对应于储存单元46的隧道58，即，非易失性动态随机存取存储器40中，会因为每一存储器单元42形成寄生电容的环境相似，所以每一存储器单元42均会拥有趋近一预定电容值的存储器电容Ccell。接着，依据先前经由读取储存单元46而取得相对应的二进制数值“0”或“1”，将端点A的电压驱动至一第二预定电压(例如Vcc伏特)或一第三预定电压(例如0伏特)，其中该第二预定电压代表“1”，而该第三预定电压代表“0”，所以，原来数据对应于浮置栅极52所储存的电荷数量而以非易失性的方式储存于存储器单元42中，现在则将数据自储存单元46读出，并以寄生电容来维持相对应电压基准位，亦即透过易失性的方式来储存数据。此时，非易失性动态随机存取存储器40便可如同现有动态随机存取存储器一般快速地经由改变端点A的电压基准位，亦即改变存储器电容Ccell所储存的电荷来记录易失性数据，非易失性动态随机存取存储器40便可利用端点A的电压基准位来读取或写入数据，举例来说，当要写入数据时，字线WL则输入一电压以导通控制单元48，然后依据该数据为“1”或“0”而自位线BL输入相对应的第二预定电压(Vcc伏特)或是第三预定电压(0伏特)，端点A的电压基准位会经由存储器电容Ccell的充放电过程而趋近该第二预定电压或是第三预定电压，而当要读取数据时，字线WL则输入一电压以导通控制单元48，然后自位线BL输入一第一预定电压(例如1/2Vcc)，若存储器单元42储存“1”，亦即端点A的电压基准位为该第二预定电压(Vcc伏特)，所以该第一预定电压会对存储器电容Ccell充电而使端点A的电压基准位上升，若存储器单元42储存“0”，亦即端点A的电压基准位为该第三预定电压(0伏特)，所以该第一预定电压会使存储器电容Ccell放电而使端点A的电压基准位下降，所以，便可经由感测端点A的电压基准位变化量来读取相对应的数据。如上所述，非易失性动态随机存取存储器40利用一较高的电压输入控制栅极50以消除浮置栅极52上所储存电荷对形成隧道58的临界电压的影响，因此不论此时浮置栅极52所储存电荷数量多与少，衬底44均会形成一相对应隧道58而电连接于控制单元48，也即在此情况下，每一存储器单元42的寄生电容所形成的存储器电容Ccell均会趋近同一电容值而拥有相同的特性。此时，每一存储器单元42所储存的数据便转换为相应电压而对存储器电容Ccell进行充放电，并由存储器电容Ccell保存该电压而储存该易失性数据。如上所述，原先储存单元46的浮置栅极52所记录的非易失性数据便可经由利用存储器电容Ccell保持电压的方式而转换为相对应易失性数据来储存，此外非易失性动态随机存取存储器40也需电连接于一刷新(refresh)电路(未显示)，该刷新电路用来定期地刷新非易失性动态随机存取存储器40中储存的数据以避免易失性数据因存储器电容Ccell漏电等因素而产生数据遗失或错误。当一应用非易失性动态随机存取存储器40的装置要进行关机过程时，易失性数据必须转换为相应非易失性数据以避免因为电源供应中断而遗失数据，所以非易失性动态随机存取存储器40会再将存储器电容Ccell所保持的易失性数据回复为储存单元46的浮置栅极52所对应的电荷数量以储存相应的非易失性数据。即，非易失性动态随机存取存储器40会进行有关擦除(erase)及编程(program)的操作来将数据写入存储器单元42，举例来说，当进行擦除模式时，控制栅极50接收一电压Vp为正电压，衬底44则电连接于负电压，位线BL输入负电压至第二电极区62，而字线WL则输入一接地电压(0伏特)，所以控制栅极50与第三电极区64、衬底44之间电压差会使衬底44中的电子被驱动至浮置栅极52而储存“1”，而当进行编程模式时，对于选取(selected)的存储器单元42，其控制栅极50接收一电压Vp为负电压，衬底44则电连接于接地电压，位线BL输入正电压至第二电极区62，而字线WL则输入正电压，所以控制单元48导通，而控制栅极50与第三电极区64、衬底44之间电压差会使浮置栅极52所储存的电子被驱离至第三电极区64，所以储存单元46储存“0”，而未选取的存储器单元42，其控制栅极50接收一电压Vp为负电压，衬底44而电连接于接地电压，位线BL输入接地电压至第二电极区62，而字线WL则输入负电压，所以控制单元48不导通，而控制栅极50与第三电极区64、衬底44之间电压差不足以使浮置栅极52所储存的电子被驱离至第三电极区64，所以储存单元46仍维持先前擦除模式所储存的“1”。此外，如上所述，当进行擦除模式时，多个存储器单元42的控制栅极50则可通过互相电连接而达到块(block)式擦除的效果，由于控制栅极50(正电压)与衬底44(负电压)之间的电压差会使衬底44产生的电子，并同时累积于多个存储器单元42的浮置栅极52上，使得多个存储器单元42能同时储存“1”而完成擦除过程。再者，本实施例也可使用其它电压组合来执行擦除及编程过程，例如当执行擦除过程时，控制栅极50接收一电压Vp为负电压，而位线BL，字线WL，以及衬底44均电连接于一接地电压或一正电压，因此控制单元48并不会导通，而控制栅极50与衬底44之间电压差会使浮置栅极52所储存的电子被驱离，所以储存单元46会储存“1”。当进行编程模式时，对于选取的存储器单元42，其控制栅极50接收一电压Vp为正电压，衬底44则电连接于负电压，位线BL则输入负电压至第二电极区62，而字线WL则输入正电压，所以控制单元48会导通，而控制栅极50与第三电极区64、隧道58之间电压差会驱动电子至浮置栅极52，所以储存单元46储存“0”，而对于未选取的存储器单元42，则可利用两种电压组合来进行运行，其一是在其控制栅极50输入一电压Vp为正电压，衬底44则电连接于负电压，位线BL输入接地电压至第二电极区62，而字线WL则输入正电压，另一是在其控制栅极50输入一电压Vp为接地电压，衬底44则电连接于负电压，位线BL输入一负电压到第二电极区62，而字线WL则输入一正电压，如上所述，该两种电压组合均会导通控制单元48，而控制栅极50与第三电极区64、隧道58之间电压差则不足以将电子吸引至浮置栅极52，所以储存单元46仍维持先前擦除模式所储存的“1”不变。请注意，由于本实施例中，第二电极区62为n型掺杂区，而衬底44为p型掺杂区，所以位线BL输入第二电极区62的电压必须大于或等于输入衬底44的电压Vbb以避免衬底44与第二电极区62之间形成正偏压(forwardbias)的情况。然而，若是存储器单元42形成于一P型阱(P-well)上，且该P型阱与衬底44之间以一N型阱(N-well)隔离，则控制栅极50与衬底44之间由于间隔一P型阱与一N型阱，因此控制栅极50与衬底44之间的电压差必须大于上述的电压差以顺利执行擦除及编程过程，例如在执行擦除模式时，控制栅极50接收电压Vp为负电压，位线BL输入正电压，字线WL输入正电压，以及衬底44电连接于正电压，则控制栅极50与衬底44之间便可拥有较大的电压差来实现自浮置栅极52驱离电子的目的。本实施例中，若浮置栅极52为非导体的氮化(nitride)层，亦即第一氧化层54，浮置栅极52，以及第二氧化层56形成一氧化-氮化-氧化(oxide-nitride-oxide，ONO)介电层结构，也可达到具有储存非易失性数据及易失性数据的目的，均属本发明的范畴，其原理简述如下。非易失性动态随机存取存储器40中的浮置栅极52是非导体的氮化层，而浮置栅极52也可用来储存不同数量的电荷以储存相应的非易失性数据。当一应用非易失性动态随机存取存储器40的系统开机时，储存于储存单元46的非易失性数据会被转换为易失性数据，经由一对应于存储器单元42的存储器电容(寄生电容)来保持对应该非易失性数据的电压基准位，然后利用该存储器电容来保持对应“0”与“1”的电压基准位，亦即如同现有动态随机存取存储器一般，使用该存储器电容来记录易失性数据，而当该系统准备进行关机过程时，易失性数据必须再转换回非易失性数据以避免遗失，所以便依据该存储器电容所记录的易失性数据来对储存单元46进行擦除及编程过程以储存非易失性数据，由于图3所示的存储器单元42的浮置栅极52为导体，因此可经由浮置栅极52的一端与第三电极区64之间形成电连接来控制电荷的移动，然而，本实施例中，浮置栅极52为非导体，因此电荷无法在浮置栅极52自由移动，因此浮置栅极52上的电子必须经由控制栅极50与衬底44之间的电压差来控制浮置栅极52上电子的增加或减少。举例来说，请参照图3，当执行擦除过程时，控制栅极50接收电压Vp为负电压，位线BL，字线WL，以及衬底44均电连接于一接地电压或一正电压，因此控制单元48不会导通，而控制栅极50与衬底44之间电压差会使浮置栅极52所储存的电子被驱离，所以储存单元46会储存“1”，当进行编程模式时，对于选取的存储器单元42，其控制栅极50接收一电压Vp为正电压，衬底44则电连接于负电压，位线BL输入负电压至第二电极区62，而字线WL则输入正电压，所以控制单元48会导通，而控制栅极50与隧道58之间电压差会驱动电子至浮置栅极52，所以储存单元46储存“0”，而对于未选取的存储器单元42，则可利用两种电压组合来进行运行，其一是在其控制栅极50输入一电压Vp为正电压，衬底44则电连接于负电压，位线BL输入接地电压至第二电极区62，而字线WL则输入正电压，另一是在其控制栅极50输入一电压Vp为接地电压，衬底44则电连接于负电压，位线BL输入一负电压至第二电极区62，而字线WL则输入一正电压，如上所述，该两种电压组合均会导通控制单元48，但是在本实施例中，控制栅极50与隧道58之间的电压差并不足以将电子吸引至浮置栅极52，所以储存单元46仍会维持先前擦除模式所储存的“1”不变。与现有技术相比，本发明的非易失性动态随机存取存储器利用一储存单元来记录非易失性数据，并使用相应寄生电容作为一存储器电容来记录易失性数据，以及可经由一控制单元来控制该储存单元所记录的非易失性数据的读取或写入。本发明非易失性动态随机存取存储器将该非易失性数据转换为相应电压基准位(易失性数据)而由该存储器电容来记录，以及该存储器电容所记录的易失性数据可经由擦除与编程步骤而转换为相应电荷数量(非易失性数据)并记录于该储存单元，所以本发明的非易失性动态随机存取存储器不但拥有易失性存储器存取速度快的特点，而且同时具有非易失性存储器不需刷新(refresh)而能长期保存数据的特性。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。权利要求1.一种非易失性存储器的控制方法，该非易失性存储器包含有多个存储器单元，每一存储器单元包含有一衬底；一储存单元，设置于该衬底上，用来储存数据，其包含有一浮置栅极，用来储存电荷；以及一控制栅极，用来接收一操作电压以于该衬底表面产生对应于该浮置栅极内储存的电荷数量的隧道；以及一控制单元，形成于该衬底上，该控制单元与该储存单元之间具有一寄生电容，该寄生电容会根据该隧道的形成而改变；该控制方法包含对该控制单元施予一第一预定电压，并测量该第一预定电压藉由电连接该寄生电容所产生的电位变化量来读取该储存单元所储存的数据。2.如权利要求1所述的控制方法，其中该储存单元还包含有一第一氧化层，位于该衬底与该浮置栅极之间，用来隔离该衬底与该浮置栅极；以及一第二氧化层，位于该控制栅极与该浮置栅极之间，用来隔离该控制栅极与该浮置栅极。3.如权利要求2所述的控制方法，其中该浮置栅极是一导电的多晶硅。4.如权利要求2所述的控制方法，其中该浮置栅极是一非导电的氮化层。5.如权利要求1所述的控制方法，其中该控制单元是一金属氧化物半导体晶体管，其包含有一第一电极区，用来接收一控制电压以控制该控制单元的导通；一第二电极区，用来接收该第一预定电压，一第二预定电压，以及一第三预定电压，以调整该寄生电容所储存的电荷而储存相应数据；以及一第三电极区，电连接于该寄生电容。6.如权利要求5所述的控制方法，其中该第一预定电压小于该第二预定电压而大于该第三预定电压。7.如权利要求6所述的控制方法，其中该第二预定电压所对应的数据为“1”，而该第三预定电压所对应的数据为“0”。8.如权利要求7所述的控制方法，其还包含根据该浮置栅极所储存的电荷数量调整该第三电极区的电压基准位趋近该第二预定电压或该第三预定电压。9.如权利要求8所述的控制方法，其还包含输入该输入电压至每一存储器单元的储存单元的控制栅极以使每一存储器单元的衬底表面均产生对应于该浮置栅极的隧道，以及使每一存储器单元的寄生电容均趋近一预定电容值。10.如权利要求1所述的控制方法，其还包含依据该电位变化来调整该浮置栅极所储存的电荷数量以储存相应数据。11.如权利要求10所述的控制方法，其还包含若该电位变化是一正值，则调整该浮置栅极所储存的电荷数量大于一预定储存值；以及若该电位变化是一负值，则调整该浮置栅极所储存的电荷数量小于一预定储存值。全文摘要本发明提供一种非易失性存储器的控制方法，该非易失性存储器包含有多个存储器单元，而每一存储器单元包含有一储存单元，以及一控制单元。该储存单元包含有一浮置栅极用来储存电荷，以及一控制栅极用来接收一操作电压以于一衬底表面产生对应于该浮置栅极内储存的电荷数量的隧道。该控制单元与该储存单元之间具有一寄生电容，而该寄生电容则会依据该隧道的形成而改变。该控制方法为对该控制单元施予一第一预定电压，并测量该第一预定电压藉由电连接该寄生电容所产生的电位变化量来读取该储存单元所储存的数据。文档编号H01L21/70GK1453853SQ02118538公开日2003年11月5日申请日期2002年4月27日优先权日2002年4月27日发明者林元泰,沈士杰申请人:力旺电子股份有限公司