专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置极其制造方法，换句话说，涉及一种凸出电极的形成。
背景技术：
以下，参照
目前的半导体装置及其制造方法。
在图14(a)及图14(b)中，标号1是半导体基板，在该基板1上，形成由LOCOS氧化膜构成的绝缘膜2，在该绝缘膜2上形成下层配线3。
另外，覆盖所述下层配线3而形成层间绝缘膜4，通过形成于该层间绝缘膜4的通孔(ビアホ-ル)5与所述下层配线3连接形成的上层配线6。
而且，覆盖所述上层配线6而形成钝化膜7，在该钝化膜7开口形成的接点部7A形成金凸出电极8。
发明内容
在此，如果所述接点部下有通孔5，那么该通孔5的表面台阶也在金凸出电极8的表面保留。因此，由金凸出电极8的表面台阶，形成例如TAB(TapAutomated Bonding)等实际安装点安装时的合格率低的原因。
特别是，例如以0.35μm等的细微化工艺形成各种晶体管时，各通孔(连接孔)的尺寸应用最小尺寸，所以接点部的开口直径也由多个微细的通孔构成。因此如所述金凸出电极8表面那样保留表面台阶。
换言之，所述金凸出电极8，以横跨位于所述接点部周边部的钝化膜7的型式，形成于接点部上，所以在其中央部自然地形成表面洼陷。
本发明的半导体装置就是鉴于上述课题而开发的，是在形成于半导体基板上的接点部上形成凸出电极而构成的，所述凸出电极比所述钝化膜开口部更靠内侧形成。
另外，本发明的半导体装置包括在半导体基板上通过栅极氧化膜形成的栅极；与所述栅极邻接形成的源、漏层；在所述栅极下方形成，构成沟道的半导体层；与所述源、漏层连接的下层配线；通过在覆盖所述下层配线的层间绝缘膜形成的通孔，与所述下层配线连接的上层配线；覆盖所述上层配线的钝化膜开口而形成的接点部；在所述接点部上比所述钝化膜的开口部更靠内侧形成的凸出电极。
而且，所述通孔形成于覆盖所述下层配线的层间绝缘膜上，形成于在所述接点部构成的所述凸出电极下以外的区域。
另外，在所述述栅极下方与所述源、漏层相连并与所述半导体层连接形成与该源、漏层同一导电型的低浓度层。
进而，在所述述栅极下方与所述源、漏层相连并与所述半导体层连接，在所述半导体表层浅浅地扩张形成与该源、漏层同一导电型的低浓度层，。
本发明的半导体装置的制造方法中，在半导体基板上经绝缘膜形成配线，覆盖该配线而形成钝化膜后，在该钝化膜形成图案，在使所述上层配线上的规定区域开口形成的接点部上形成凸出电极，在比所述钝化膜的开口部更靠内侧形成凸出电极。
本发明的半导体装置的制造方法包括以下工序在一导电型的半导体基板上，通过栅极氧化膜形成栅极的工序；在所述基板内离子注入逆导电型杂质，形成低浓度的逆导电型源、漏层的工序；通过离子注入逆导电型杂质，形成与所述低浓度的逆导电型源、漏层相连的低浓度的逆导电型层的工序；通过离子注入逆导电型杂质，在所述低浓度的逆导电型源、漏层内，形成高浓度的逆导电型源、漏层的工序；通过注入离子一导电型杂质，在所述栅极下方形成分断所述逆导电型层的一导电型主体层的工序；通过覆盖所述栅极的层间绝缘膜，形成与所述源、漏层连接的下层配线的工序；覆盖所述下层配线而形成层间绝缘膜后，在该层间绝缘膜形成通孔的工序；形成通过所述通孔与所述下层配线连接的上层配线的工序；在覆盖所述上层配线而形成的钝化膜形成图案，在该上层配线上的规定区域开口，形成接点部的工序；在比所述钝化膜的开口部更靠内侧形成凸出电极的工序。
另外形成所述通孔的工序，在覆盖所述下层配线的层间绝缘膜的接点部构成的所述凸出电极下以外的区域形成。
这样，通过使凸出电极在比钝化膜的开口部更靠内侧的接点部上形成，凸出电极不受钝化膜台阶的影响，使凸出电极表面平坦化。
图1是表示本发明一实施例的半导体装置的制造方法的剖面图；图2是表示本发明一实施例的半导体装置的制造方法的剖面图；图3是表示本发明一实施例的半导体装置的制造方法的剖面图；图4是表示本发明一实施例的半导体装置的制造方法的剖面图；图5是表示本发明一实施例的半导体装置的制造方法的剖面图；图6是表示本发明一实施例的半导体装置的制造方法的剖面图；图7是表示本发明一实施例的半导体装置的制造方法的剖面图；图8是表示本发明一实施例的半导体装置的制造方法的剖面图；图9是表示本发明一实施例的半导体装置的制造方法的剖面图；图10是表示本发明一实施例的半导体装置的制造方法的剖面图；图11是表示本发明一实施例的半导体装置的制造方法的剖面图；图12是表示本发明一实施例的半导体装置的制造方法的剖面图；图13是表示本发明一实施例的半导体装置的制造方法的剖面图；图14是表示现有半导体装置的图。
具体实施例方式
以下参照
与本发明的半导体装置及其制造方法有关的一实施例，是在将构成显示器驱动用驱动器的各种MOS晶体管混载构成的半导体装置上应用本发明的实施例。
另外，上述显示器，有LCD显示器、LED显示器、有机EL(场致发光)显示器、无机EL显示器、PDP(等离子体显示器)、FED(场致发射显示器)等各种平面、板式显示器。
以下，以有机EL显示器驱动器为例进行说明，该有机EL显示器驱动器具有阴极驱动器和阳极驱动器，向有机EL元件供给定电流，并使有机EL元件发光。另外，具有以下优点，EL元件由于是自发光，所以不必有液晶显示装置必需的后照光，视角也无限制，因此在下代液晶装置的应用受到期待。特别是，由于有机EL可以形成高辉度，以高效率、高响应性及多色化，比无机EL优越。
上述显示器驱动用驱动器包括由图10(a)的左侧起，逻辑系列(例如3V)的N沟道型MOS晶体管及P沟道型MOS晶体管，电平移动用的(例如30V)的N沟道型MOS晶体管，高耐压系列(例如30V)的N沟道型MOS晶体管，由图10(b)的左侧起，实现低开电阻化的高耐压系列(例如30V)的N沟道型MOS晶体管，高耐压系列(例如30V)的P沟道型MOS晶体管，及实现低开电阻化的高耐压系列(例如30V)的P沟道型MOS晶体管。另外，为了说明上的便利，使上述高耐压系列的MOS晶体管、和实现低开电阻化的高耐压系列MOS晶体管呈现差别，在以下说明中，将实现低开电阻化的高耐压系列MOS晶体管称为SLED(Slit channel by counterdoping with extended shallow drain)MOS晶体管。
在构成这种显示器驱动用驱动器的各种MOS晶体管混载而形成的半导体装置中，如图10所示，构成上述高耐压系列P沟道型MOS晶体管和上述实现低开电阻化的高耐压系列的P沟道型SLED MOS晶体管的N型阱23，形成台阶高部；构成其它的各种MOS晶体管的P型阱22形成台阶低部。换言之，微细的逻辑系列(例如3V)的N沟道型MOS晶体管及P沟道型MOS晶体管配置在台阶低部而构成。
以下说明上述半导体装置的制造方法首先，在图1中，为了划定用于形成各种MOS晶体管的区域，例如在P型半导体基板(P-sub)21内，采用LOCOS法形成P型阱(PW)22及N型阱(NW)23。即，虽然图示说明省略了，但在所述基板21的N型阱形成区域上，形成接点氧化膜及硅氮化膜，将该接点氧化膜及硅氮化膜作为掩膜，例如将硼离子施加约80KeV的加速电压，以8×1012/cm2的注入条件进行离子注入，形成离子注入层。之后，所述以硅氮化膜为掩膜，利用LOCOS法将基板表面进行场氧化，形成LOCOS膜。这时，在LOCOS膜形成区域下被离子注入的硼离子在基板内部扩散，形成P型层。
其次，除去所述接点氧化膜及硅氮化膜后，以所述LOCOS膜为掩膜，在基板表面将磷离子施加约80KeV的加速电压，以9×1012/Cm2的注入条件进行离子注入，形成离子注入层。除去所述LOCOS膜之后，将注入到所述基板的各种杂质离子进行热扩散，形成P型阱及N型阱，从而，如图1所示，形成于所述基板21内的P型阱(PW)22配置在台阶低部，N型阱23配置在台阶高部。
在图2中，由于按各MOS晶体管分离元件，所以利用LOCOS法形成大致500nm程度的元件分离膜24，在该元件分离膜24以外的活性区域上，利用热氧化形成大致80nm程度的高耐压用厚的栅极氧化膜25。
然后，以保护膜为掩膜，形成第一低浓度的N型及P型的源、漏层(以下称为LN层26、LP层27)。即，首先，在以未图示的保护膜覆盖LN层形成区域上以外区域的状态下，在基板表层，例如将磷离子施加大致120KeV的加速电压，以8×1012/cm2的注入条件进行离子注入，形成LN层26。之后，在以保护膜(PR)覆盖LP层形成区域上以外区域的状态下，在基板表层，例如将硼离子施加大致120KeV的加速电压，以8.5×1012/cm2的注入条件进行离子注入，形成LP层27。另外，在实际中，经过后工序的退火工序(例如在1100℃的N2气氛中，2个小时)，上述离子注入的各种离子热扩散，形成LN层26及LP层27。
然后，在图3中，在形成于P沟道型及N沟道型SLED MOS晶体管形成区域的所述LN层26及LP层27之间，将保护膜作为掩膜，分别形成第二低浓度的N型及P型的源、漏层(以下称为SLN层28及SLP层29)。即，首先，在以未图示的保护膜覆盖LSN层形成区域上以外区域的状态下，在基板表层，例如将磷离子以大致120KeV的加速电压，以1.5×1012/cm2的注入条件进行离子注入，形成与所述LN层26相连的SLN层28。之后，在以保护膜(PR)覆盖SLP层形成区域上以外区域的状态下，在基板表层，例如将二氟化硼离子(49BF2+)以大致120KeV的加速电压，以2.5×1012/cm2的注入条件进行离子注入，形成与所述LP层27相连的SLP层29。另外，所述LN层26和所述SLN层28、或所述LP层27和所述SLP层29的杂质浓度设定为大致同等或某一方高。
在图4中，将保护膜作为掩膜，形成高浓度的N型及P型的源、漏层(以下称为N+层30、P+层31)。即，首先，在以未图示的保护膜覆盖N+层形成区域上以外区域的状态下，在基板表层，例如将磷离子以大致80KeV的加速电压，以2×1012/cm2的注入条件进行离子注入，形成N+层30。之后，在以保护膜(PR)覆盖P+层形成区域以外区域的状态下，在基板表层，例如将二氟化硼离子以大致140KeV的加速电压，以2×1015/cm2的注入条件进行离子注入，形成P+层31。
其次在图5中，将具有比所述SLN层28及SLP层29形成用的掩膜开口直径(参照图3)小的开口直径的保护膜作为掩膜，在与所述LN层26相连的SLN层28的中央部及与所述LP层27相连的SLP层29的中央部，分别离子注入逆导电型杂质，从而形成将该SLN层28及SLP层29分断的P型主体层32及N型主体层33。即，首先，在以未图示的保护膜覆盖P型层形成区域上以外区域的状态下，在基板表层，例如将氟化硼离子以大致120KeV的加速电压，以5×1012/cm2的注入条件进行离子注入，形成P型主体层32。之后，在以保护膜(PR)覆盖N型层形成区域上以外区域的状态下，在基板表层，例如将磷离子以大致190KeV的加速电压，以5×1015/cm2的注入条件进行离子注入，形成N型主体层33。另外，涉及上述图3到图5表示的离子注入工序的操作顺序，可以适当的变更，在所述P型主体层32及N主体层33的表层部形成沟道。
在图6中，在所述普通耐压用的微细化N沟道型及P沟道型MOS晶体管形成区域的基板(P型阱22)内，形成第二P型阱(SPW)34及第二N型阱(SNW)35。
即，在所述普通耐压的N沟道型MOS晶体管形成区域上，将具有开口的未图示的保护膜作为掩膜，在所述P型阱22内，例如将硼离子以大致190KeV的加速电压，以1.5×1013/cm2的第一注入条件进行离子注入后，同样将硼离子以大致50KeV的加速电压，以2.6×1012/cm2的第二注入条件进行离子注入，形成第二P型阱34。另外在所述普通耐压用的P沟道型MOS晶体管形成区域上，将具有开口的保护膜(PR)作为掩膜，在所述P型阱22内，例如将磷离子以大致380KeV的加速电压，以1.5×1013/cm2的第一注入条件进行离子注入，形成第二N型阱35。另外在没有380KeV程度的高加速电压发生装置时，将2价的磷离子大致以190KeV的加速电压，以1.5×1013/cm2的注入条件进行离子注入的双注入也可以。然后，将磷离子以大致140KeV的加速电压，以4×1012/cm2的注入条件进行离子注入。
其次，除去所述普通耐压用的N沟道型及P沟道型MOS晶体管形成区域上、和电平移动用的N沟道型MOS晶体成区域上的所述栅极氧化膜25，之后，如图7所示，在该区域上重新形成所需膜厚的栅极氧化膜。
即，首先，利用热氧化，在整个面上形成电平移动用的N沟道型MOS晶体管用大致14nm程度(在该阶段是大致7nm程度，但在后述的普通耐压用的栅极氧化膜形成时膜厚增大)的栅极氧化膜36，然后，除去普通耐压用的N沟道型及P沟道型MOS晶体管形成区域上形成的所述电平移动用的N沟道型MOS晶体管的栅极氧化膜36，之后，在该区域利用热氧化形成普通耐压用的薄的栅极氧化膜37(大致7nm程度)。
然后在图8中，在整个面上形成大致100nm程度的多晶硅膜，在该多晶硅膜上将POCl3作为热扩散源散热并导电化之后，在该多晶硅膜上将大致100nm程度的钨硅化合物膜、以及大致150nm程度的SiO2膜积层，用未图示的保护膜形成图案，形成各MOS晶体管用的栅极38A、38B、38C、38D、38E、38F、38G。另外，所述SiO2膜作为形成图案时的硬掩膜起作用。
然后，在图9中，形成用于所述普通耐压用的N沟道型及P沟道型MOS晶体管的低浓度的源、漏层。
即，首先将覆盖普通耐压用的N沟道型MOS晶体管用的低浓度的源、漏层形成区域上以外的区域的未图示的保护膜作为掩膜，例如将磷离子以大致20KeV的加速电压，以6.2×1013/cm2的注入条件进行离子注入，形成低浓度的N-型源、漏层39。另外，将覆盖所述普通耐压用的P沟道型MOS晶体管用的低浓度源、漏层形成区域上以外的区域的保护膜(PR)作为掩膜，例如将二氟化硼离子以大致20KeV的加速电压，以2×1013/cm2的注入条件进行离子注入，形成低浓度的P-型源、漏层40。
另外，在图10中，在整个面上利用LPCVD法形成大致250nm程度的TEOS膜41，以覆盖所述栅极38A、38B、38C、38D、38E、38F、38G，在所述普通耐压用的N沟道型及P沟道型MOS晶体管形成区域上，将具有开口的保护膜(PR)作为掩膜，将所述TEOS膜41进行各向异性蚀刻。由此，如图10所示，在所述栅极38A、38B的两侧壁部形成侧壁隔膜41A，在被所述保护膜(PR)覆盖的区域上原样保留TEOS膜41。
然后，以所述栅极38A与侧壁隔膜41A以及所述栅极38B和侧壁隔膜41A作为掩膜，形成所述普通耐压用的N沟道型及P沟道型MOS晶体管用高浓度的N型源、漏层。
即，将覆盖所述普通耐压用的N沟道型MOS晶体管用的高浓度的源、漏层形成区域上以外的区域的未图示的保护膜作为掩膜，例如将砷离子以大致100KeV的加速电压，以5×1015/cm2的注入条件进行离子注入，形成高浓度的N+型源、漏层42。另外，将覆盖所述普通耐压用的P沟道型MOS晶体管用的高浓度的源、漏层形成区域上以外的区域的未图示的保护膜作为掩膜，例如将二氟化硅离子以大致40KeV的加速电压，以2×1015/cm2的注入条件进行离子注入，形成高浓度的P+型源、漏层43。
以下虽然省略了图示的说明，但在整个面上形成由TEOS膜及BPSG膜等构成的大致600nm程度的层间绝缘膜之后，形成与所述各高浓度的源、漏层30、31、42、43连接的金属配线层，从而完成构成所述显示器驱动用驱动器的普通耐压用N沟道型MOS晶体管及P沟道型MOS晶体管，电平移动用的N沟道型MOS晶体管，高耐压用的N沟道型MOS晶体管及P沟道型MOS晶体管，实现了低开电阻化的高耐压用的N沟道型SLEDMOS晶体管及P沟道型SLEDMOS晶体管。
因此，本发明的特征在于，通过形成于覆盖下层配线的层间绝缘膜的通孔，连接上层配线而构成，不在构成于接点部的凸出电极下形成所述通孔，从而可以使凸出电极表面平坦化。
另外，在所述凸出电极下也形成下层配线，因此无损于接点部周边的平坦性。
另外，在接点部上形成凸出电极时，形成于比钝化膜的开口部更靠内侧，因此不受钝化膜的台阶造成的影响，形成其表面平坦的凸出电极。
以下参照附图，说明本发明的半导体装置，特别是凸出电极结构及其制造方法。
另外，在图11至图13中，介绍将本发明应用于N沟道型SLEDMOS晶体管的一例，但对于其他的晶体管也同样形成。
首先，在图11中，在所述N沟道型SLEDMOS晶体管的源、漏层30(在图11中，省略其漏极侧的结构)上，通过形成于层间绝缘膜45A的第一连接孔46形成1层配线47，在该1层配线47上，通过形成于层间绝缘膜45B的第二连接孔48形成2层配线49，在该2层配线49上，通过形成于层间绝缘膜45C的通孔50，形成3层配线51。
然后，覆盖所述3层配线51而形成钝化膜52，将在远离形成所述通孔50的区域延伸的该3层配线51上的钝化膜52上形成的光致抗蚀剂膜53作为掩膜，使该钝化膜52形成30-80μm的开口，形成接点部53。
然后，在包含所述接点部53的所述钝化膜52上，形成200nm厚度的由钛氮化合物(TiN)膜构成的势垒金属膜54。另外，作为所述势垒金属膜的材质，不限于钛氮化合物膜，也可以采用钛钨(TiW)膜和钛膜及这些膜的积层等。
而且，为使其开口部位于比所述钝化膜52的开口部更内侧而形成光致抗蚀剂膜55。
在图12中，在所述光致抗蚀剂膜55的开口部内，通过所述势垒金属膜54，以电气镀金法形成膜厚15μm程度的金凸出电极56。
然后，在图13中，除去所述光致抗蚀剂膜55后，以覆盖所述金凸出电极56形成的光致抗蚀剂膜(图示省略)作为掩膜，除去钝化膜52上的势垒金属膜54。另外，图13只是图示接点部53的断面图。
在如上说明的本发明中，在比所述钝化膜52的开口部更内侧的接点部53上，形成金凸出电极56，因此，没有象目前(图14(a)及图14(b))那样受钝化膜台阶的影响产生的金凸出电极的中央部降低的情况，因此，能够抑制由金凸出电极56的表面台阶引起的向TAB等安装时的合格率降低。
这里，所述3层配线51由于形成电源引线而形成得较宽，与这样的宽幅配线51连接时，在降低连结电阻的目的下，必须形成大的连接孔开口，例如在以0.35μm等的微细化工艺构成各种晶体管时，各通孔(连接孔)的尺寸适用最小尺寸，因此接点部的开口直径也由多个细小的通孔构成，因此，若如现有技术(图14(a)及图14(b))所述在凸出电极8下具有多个细小通孔5，则在该金凸出电极8的表面保留台阶。
因此，在本发明中，在形成于接点部的金凸出电极56下，不形成通孔50，在远离该金凸出电极56的区域形成通孔50，从而不出现目前的在金凸出电极表面反映通孔的表面台阶的情况。
即，如本实施例所述，构成显示器驱动用驱动器的各晶体管在以0.35μm工艺构成时，由于各通孔(连接孔)的尺寸适用最小尺寸，因此接点部的开口直径也象目前的(如图14(a)及图14(b)所示)那样由多个细小的通孔5构成。因此，在本发明中，在微细化工艺中凸出电极下不形成通孔，因此，可以使凸出电极表面平坦化。
另外，在不与上层配线(所述3层配线51)连接的接点部下的区域也形成模拟的下层配线(所述2层配线50或所述2层配线49和所述1层配线47)，因此，在该接点部周边由于没有该下层配线，所以不产生台阶，无损于平坦性。
另外，在本实施例中，在形成于接点部53的金凸出电极56下，不形成通孔50，所以为在远离金凸出电极56的区域形成通孔50而使上层配线51上的钝化膜52开口形成接点部53，在该接点部53上，在比所述钝化膜52的开口部更内侧，形成金凸出电极56的例子已经介绍，但本发明不限于此，即使象在现有技术中说明的那样，在接点部下有通孔那样的结构，也可以在其接点部上比钝化膜52的开口部更内侧形成金凸出电极。
另外，在本实施例中，介绍了适用于具有3层配线结构的半导体装置的例子，但是也可以用于2层配线结构和多层配线结构的半导体装置。
根据本发明，在比钝化膜的开口部更内侧的接点部上形成金凸出电极，因此，可以不受钝化膜的台阶的影响，实现其表面平坦化的凸出电极。
另外，在形成于接点部的凸出电极下，不形成通孔，因此可谋求凸出电极表面的平坦化。
而且，由于在不与上层配线连接的接点部下的区域也形成下层配线，所以无损于接点部周边的平坦性。
权利要求
1.一种半导体装置，在形成于半导体基板上的接点部上形成凸出电极而构成，其特征在于，所述凸出电极形成于比钝化膜开口部更靠内侧。
2.一种半导体装置，其特征在于，包括在半导体基板上通过栅极氧化膜形成的栅极；与栅极邻接而形成的源、漏层；形成于所述栅极下方并构成沟道的半导体层；与所述源、漏层连接的下层配线；通过形成于覆盖所述下层配线的层间绝缘膜上的通孔与所述下层配线连接的上层配线；覆盖所述上层配线的钝化膜开口构成的接点部；在所述接点部上，形成于比所述钝化膜开口部更靠内侧的凸出电极。
3.如权利要求2所述的半导体装置，其特征在于，所述通孔形成于在所述接点部构成的所述凸出电极下以外的区域。
4.如权利要求2所述的半导体装置，其特征在于，所述接点部设置在所述上层配线远离通孔而延伸的区域。
5.如权利要求4所述的半导体装置，其特征在于，在所述接点部的下部设置着假的下层配线。
6.如权利要求2所述的半导体装置，其特征在于，在所述栅极下方，与所述源、漏层相连，与所述半导体层连接，形成与该源、漏层同一导电型的低浓度层。
7.如权利要求2所述的半导体装置，其特征在于，在所述栅极下方，与所述源、漏层相连，与所述半导体层连接，在所述半导体表层，浅浅地扩张形成与该源、漏层同一导电型的低浓度层。
8.一种半导体装置的制造方法，在半导体基板上，通过绝缘膜形成配电，覆盖该配线形成钝化膜，然后，在该钝化膜形成图案，使所述配线上的规定区域开口构成接点部，在该接点部上形成凸出电极，其特征在于，在比所述钝化膜开口部更靠内侧形成凸出电极。
9.一种半导体装置的制造方法，其特征在于，包括在一导电型的半导体基板上，通过栅极氧化膜形成栅极的工序；在所述基板内，离子注入逆导电型杂质，形成低浓度的逆导电型源、漏层的工序；通过离子注入逆导电型杂质，形成与所述低浓度的逆导电型源、漏层相连的低浓度的逆导电型层的工序；通过离子注入逆导电型杂质，在所述低浓度的逆导电型源、漏层内，形成高浓度的逆导电型源、漏层的工序；通过离子注入一导电型杂质，在所述栅极下方形成将所述逆导电型层分断的一导电型主体层的工序；形成通过覆盖所述栅极的层间绝缘膜与所述源、漏层连接的下层配线的工序；覆盖所述下层配线而形成层间绝缘膜后，在该层间绝缘膜形成通孔的工序；形成通过所述通孔与所述下层配线连接的上层配线的工序；在覆盖所述上层配线而形成的钝化膜形成图案，将该上层配线上的规定区域开口，形成接点部的工序；在比所述钝化膜的开口部更靠内侧形成凸出电极的工序。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，形成前述通孔的工序，在覆盖所述下层配线的层间绝缘膜的接点部构成的所述凸出电极下以外的区域形成。
全文摘要
一种半导体装置及其制造方法，谋求凸出电极表面的平坦化。在形成于半导体基板21上的接点部53上形成金凸出电极5而构成的半导体装置中，所述金凸出电极56比钝化膜52的开口部更靠内侧形成。
文档编号H01L27/092GK1395315SQ0212514
公开日2003年2月5日 申请日期2002年6月28日 优先权日2001年6月28日
发明者篠木裕之, 谷口敏光 申请人:三洋电机株式会社