专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别涉及一种缓和在实际工作区域最外周的沟道底部的电场集中，控制耐压恶化的半导体装置及其制造方法。
背景技术：
图12以沟道结构的N沟道型的功率场效应晶体管(MOSFET)为例表示目前的半导体装置。
在N+型硅半导体基板21的上面，设置由N-型外延层构成的漏极区域22，在其表面设置P型通道层24。通道层24在实际工作区域整面形成同样的深度，在实际工作区域外的通道层24周端部设置着用于确保耐压的P+型区域24a。
贯通通道层24，设置直到漏极区域22的沟道27，将沟道27的内壁用栅极氧化膜31覆盖，设置由填充在沟道27的多晶硅构成的栅极33。在与沟道27邻接的通道层24表面，形成N+型的源极区域35，在相邻的2个单元源极区域35之间的通道层24表面，设置P+型体接触区域34。而且在通道层24，自源极区域35沿沟道27形成通道区域(没有图示)。栅极33上边以层间绝缘膜36覆盖，设置与源极区域35及体接触区域34接触的源极37。
参照图13到图18，以沟道结构为N通道型的功率场效应晶体管(MOSFET)为例说明目前的半导体装置得制造方法。
在图13中，将N-型外延层层积在N+型硅半导体基板21，形成漏极区域22。将高浓度的P型杂质注入、扩散到实际工作区域外预定的通道层24周端部，形成P+型区域24a。然后，在整个面以1013的量级注入硼等杂质后，使其扩散，形成P型通道层24。
图14到图15表示形成沟道的工序。
在图14中，利用CVD法，在整个面生成厚度为数千埃的NSG(Non-dopedSilicate Glass，未掺杂硅酸盐玻璃)的CVD氧化膜25，在构成沟道开口部26的部分之外，覆盖抗蚀剂膜构成的掩模之后，干腐蚀并局部除去CVD氧化膜25，形成露出通道区域24的沟道开口部26。
在图15中，将CVD氧化膜25作为掩模，利用CF系及HBr系气体，干腐蚀沟道开口部26的硅半导体基板，形成贯通通道层24到达漏极区域22的深度的沟道27。
在图16中，进行预氧化，在沟道27内壁和通道层24表面形成氧化膜(没有图示)，除去干腐蚀时的腐蚀损伤，之后利用腐蚀除去该氧化膜及CVD氧化膜25。之后形成栅极氧化膜31。即对整个面进行热氧化，形成厚度例如约为数百埃的栅极氧化膜31。
在图17中，形成埋入沟道27的栅极33。即在整个面附着非掺杂的多晶硅层32，高浓度地注入、扩散磷，谋求高导电率，形成栅极33。之后对附着在整个面上的多晶硅层32进行无掩模干蚀刻，留下埋入沟道27的栅极33。
在图18中，利用抗蚀剂膜形成的掩模，选择性地以1015量级离子注入硼，形成P+型体接触区域34，之后除去抗蚀剂膜PR。
之后以新的抗蚀剂膜PR形成掩模，将预定的源极35及栅极33露出，以1015的量级注入砷，在与沟道27邻接的通道层24表面，形成N+型的源极35，之后除去抗蚀剂膜。
然后，利用CVD法在整个面附着BPSG层，形成层间绝缘膜36。之后将抗蚀剂膜作为掩模，至少在栅极33上保留层间绝缘膜36。之后用喷射装置在整个面上附着铝，形成与源极区域35及体接触区域34接触的源极37。
这样，在目前的沟道结构的MOSFET中，设置在实际工作区域的沟道的深度完全是均匀的(例如，参照专利文献1)。
在这种沟道结构的高耐压MOSFET中，当在源极和漏极之间，在施加了使漏极为正电压的电源电压的状态下，向栅极施加阈值电压之上的驱动电压，则在沿沟道的通道层形成通道区域，通过通道区域流过电流，MOSFET处于ON状态。
另外，当在源极和漏极之间，在施加了使漏极为正电压的电源电压的状态下，施加在栅极的驱动电压在阈值电压以下时，MOSFET处于OFF状态。
专利文献1特开平9-270512号公报(第10页，第23图)
发明内容
上述现有沟道结构的高耐压MOSFET，在OFF状态中，如图12虚线所示，耗尽层从形成反偏压的通道层24和漏极区域22界面的PN结扩展。将其作为施加驱动电压Vo时的耗尽层。N-型外延层作为漏极区域22与P型通道层24比较，杂质浓度低，所以耗尽层的大部分向漏极区域22方向延伸，保持漏极电压。
在该状态中，最外周沟道27a的底部边界与实际工作区域内的沟道27的底部边界比较，具有最大的电场强度，所以，在此产生电场集中。
以下说明其理由。
首先，各沟道的底部边界的电场强度E，由下式表示E＝Vo/d在上式中，d是从各沟道的底部边界到最接近的漏极区域侧的耗尽层端的距离，如图12所示，在最外周沟道27a中是d11，在实际工作区域的沟道27中是d12。
另外，向漏极区域22扩展的耗尽层，与相邻的耗尽层形成一体化而连续，但向沟道层区域24扩展的耗尽层，不向设置有绝缘膜的沟道27内部扩展，因此，由沟道27分离。在实际工作区域，被各沟道27分离，而且通道层24的杂质，比漏极区域22的杂质浓度高，因此，向通道层24侧的耗尽层扩展少，向漏极区域22侧的扩展大。而在最外周沟道27a的外侧，到P+型区域，被充分隔离，由于没有沟道27的限制，所以在通道层24侧，耗尽层比实际工作区域容易扩展。而且在施加电压Vo固定时，扩展最大的部分的耗尽层的宽度d0在实际工作区域内及其外周大致均匀。
就是说，在最外周沟道27a的外侧，向漏极区域33侧的耗尽层的扩展，比实际工作区域内少向通道层24侧的耗尽层容易扩展的程度。因此与沟道27相比，从底部边界到耗尽层端距离窄(d12＞d11)。另外，在实际工作区域内，以等间隔配置沟道27，耗尽层均等扩展，所以，只是最外周沟道27a到耗尽层端的距离d11缩短。
即各沟道底部边界的电场强度E中，最外周沟道27a的最强，在此产生电场集中。因此具有漏极-源极间(如果是IGBT就是集电极-发射极间)的耐压恶化，高温时产生额定值破坏的问题。
具体地说，图19表示集电极-发射极间耐压(VCES)与温度(Ta)的特性图。根据该图，由于电场集中，周围环境温度在75℃以上时，VCES值下降，呈负温度特性。因此，不能改善特性，由电场集中引起的集电极-发射极间的耐压恶化是一个很大的问题。
本发明是鉴于上述问题而开发的，第1，利用以下方法解决，使配列多个沟道型MOS晶体管单元的实际工作区域最外周的沟道深度，比其他的沟道浅。
第2，为解决上述问题，提供一种半导体装置，其具有实际工作区域，该实际工作区域配列多个单元，所述单元包括设置在一导电型半导体基板表面的逆导电型区域，设置在所述半导体基板的沟道，至少覆盖所述沟道内的绝缘膜，由埋设在所述沟道内的半导体材料构成的电极，在所述逆导电型区域表面、与所述沟道邻接设置的一导电型区域；使配置在所述实际工作区域最外周的沟道深度，比所述实际工作区域的其他沟道浅。
第3，为解决上述问题，提供一种半导体装置，其具有实际工作区域，该实际工作区域配列多个单元，所述单元包括设置在形成漏极区域的一半导体基板表面的逆导电型通道层，设置在所述半导体基板的沟道，至少覆盖所述沟道内的绝缘膜，由埋设在所述沟道内的半导体材料构成的电极，在所述通道层表面，与所述沟道邻接设置的一导电型源极区域；使配置在所述实际工作区域的最外周的沟道深度，比所述实际工作区域的其他沟道浅。
另外，所述最外周的沟道开口宽度，比其它沟道开口宽度窄。
第4，利用以下方法解决，使沟道深度向配列有多个沟道型MOS晶体管元件的实际工作区域的最外周逐渐变浅。
第5，为解决上述问题，提供一种半导体装置，其具有实际工作区域，该实际工作区域配列多个单元，所述单元包括设置在一导电型半导体基板表面的逆导电型区域，设置在所述半导体基板的沟道，至少覆盖所述沟道内的绝缘膜，由埋设在所述沟道内的半导体材料构成的电极，在所述逆导电型区域表面、与所述沟道邻接设置的一导电型区域；使所述实际工作区域的最外周附近的所述沟道的深度，向所述最外周逐渐变浅地设置。
第6，为解决上述问题，提供一种半导体装置，其具有实际工作区域，该实际工作区域配列多个单元，所述单元包括设置在形成漏极区域的一导电型半导体基板表面的逆导电型通道层，设置在所述半导体基板的沟道，至少覆盖所述沟道内的绝缘膜，由埋设在所述沟道内的半导体材料构成的电极，在所述通道层表面与所述沟道邻接设置的一导电型源极区域；使所述实际工作区域的最外周附近的所述沟道的深度，向所述最外周逐渐变浅地设置。
另外，所述最外周附近的所述沟道开口宽度，向所述最外周逐渐变窄。
第7，利用以下方法解决，采用开口宽度不同的掩模，在同一工序，在实际工作区域内部和其最外周形成深度不同的沟道。
第8，为解决上述问题，提供一种半导体装置的制造方法，其包括以下工序在一导电型半导体基板表面形成逆导电型区域的工序，在预定的实际工作区域和其最外周形成深度不同的沟道的工序，在所述沟道的内壁形成绝缘膜的工序，形成由埋设在所述沟道的半导体材料构成的电极的工序，在所述逆导电型区域表面、与所述沟道邻接形成一导电型区域的工序。
第9，为解决上述问题，提供一种半导体装置的制造方法，其包括以下工序在构成漏极区域的一导电型半导体基板表面，形成逆导电型通道层的工序；在预定的实际工作区域和其最外周，形成深度不同的沟道的工序；在所述沟道的内壁，形成栅极绝缘膜的工序；形成由埋设在所述沟道的半导体材料构成的电极的工序；在所述通道层，与所述沟道邻接，形成一导电型源极区域的工序。
另外，使所述实际工作区域最外周与其他实际工作区域相比，掩模开口宽度窄，同时形成深度不同的沟道。
第10，利用以下方法解决，采用开口宽度不同的掩模，在同一工序形成向实际工作区域最外周，深度逐渐不同的沟道。
第11，为解决上述问题，提供一种半导体装置的制造方法，其包括以下工序在一导电型半导体基板表面，形成逆导电型区域的工序；在预定的实际工作区域形成沟道，使在所述预定的实际工作区域最外周附近所述沟道深度逐渐变浅的工序；在所述沟道的内壁，形成绝缘膜的工序；形成由埋设在所述沟道的半导体材料构成的电极的工序；在所述逆导电型区域表面，与所述沟道邻接，形成一导电型区域的工序。
第12，为解决上述问题，提供一种半导体装置的制造方法，其包括以下工序在构成漏极区域的一导电型半导体极板表面，形成逆导电型通道层的工序；在预定的实际工作区域形成沟道，使在所述预定的实际工作区域最外周附近所述沟道深度逐渐变浅的工序；在所述沟道的内壁，形成栅极绝缘膜的工序；形成由埋设在所述沟道的半导体材料构成的电极的工序；在所述通道层，与所述沟道邻接，形成一导电型源极区域的工序。
另外，在所述实际工作区域最外周附近，掩模开口宽度逐渐变窄，同时形成向所述最外周深度逐渐变浅的沟道。
图1是说明本发明的半导体装置的剖面图；图2是说明本发明半导体装置的特性图；图3是说明本发明半导体装置的制造方法的剖面图；图4是说明本发明半导体装置的制造方法的剖面图；图5是说明本发明半导体装置的制造方法的剖面图；图6是说明本发明半导体装置的制造方法的剖面图；图7是说明本发明半导体装置的制造方法的剖面图；图8是说明本发明半导体装置的制造方法的剖面图；图9是说明本发明的半导体装置的剖面图；图10是说明本发明半导体装置的制造方法的剖面图；图11是说明本发明半导体装置的制造方法的剖面图；图12是说明目前的半导体装置的剖面图；图13是说明目前半导体装置的制造方法的剖面图；图14是说明目前半导体装置的制造方法的剖面图；图15是说明目前半导体装置的制造方法的剖面图；图16是说明目前半导体装置的制造方法的剖面图；图17是说明目前半导体装置的制造方法的剖面图；图18是说明目前半导体装置的制造方法的剖面图；图19是说明目前半导体装置的特性图。
具体实施例方式
以下采用沟道结构的N通道型功能MOSFET，详细说明本发明的实施例。
首先，参照图1到图8说明本发明的第1实施例的半导体装置。
图1表示功能MOSFET的结构。
沟道型功能MOSFET，由半导体基板1、2，通道层4，沟道7、7a，栅极氧化膜11，栅极13，源极区域15及金属电极17构成。
半导体基板将N-型外延层层积在N+型硅半导体基板1上，作为漏极区域2。
通道层4是选择性地在漏极区域2表面注入P型的硼等的扩散区域，在实际工作区域内部，与沟道7的深度相比较浅。在与该通道层4的沟道7相邻接的区域形成通道区域(没有图示)。通道层4在实际工作区域整个面，形成相同的深度，在实际工作区域外的通道层4周端部设置着用于确保耐压的P+型区域。
沟道7贯穿通道层4，一直到达漏极区域2，一般在半导体基板上形成格子状或条纹状的图案。
实际工作区域最外周的沟道7a，其深度可以比其它的沟道7浅，在该沟道7a可以不到达漏极区域2。在沟道7、7a内壁，设置着栅极氧化膜11，为了形成栅极13而埋设多晶硅。
栅极氧化膜11至少在与通道层4相接的沟道7内壁，根据驱动电压设置为数百埃的厚度。栅极氧化膜11是绝缘膜，所以被设置在沟道7内的栅极13和半导体基板夹着，形成MOS结构。
栅极13由埋设在沟道7的多晶硅构成，在该多晶硅，为了谋求低电阻化而注入了P型杂质。该栅极13一直延伸到围绕半导体基板周围的栅极连接电极(没有图示)，与设置在半导体基板上的栅极接点电极(没有图示)相连。
源极区域15就是将N+型杂质注入与沟道7相邻的通道层4表面的扩散区域，与覆盖实际工作区域的金属的源极17接触。另外，在相邻的源极区域15间的通道层4表面设置体接触区域14，作为P+型杂质的扩散区域，使基板电位稳定。
层间绝缘膜16为了源极17与栅极13的绝缘，至少覆盖栅极13而设置，其一部分保留在沟道开口部。
源极17喷镀铝等，形成所希望形状的图案。覆盖在实际工作区域上，与源极区域及体接触区域接触。
被相邻的沟道7及7a包围的部分构成一个单元，集合多个该单元，构成实际工作区域。
在这种沟道结构的高耐压MOSFET中，当在源极与漏极之间，在施加使漏极为正电压的电源电压的状态下，向栅极施加阈值电压之上的驱动电压时，在沿沟道的通道层形成通道区域，通过通道区域流过电流，MOSFET形成ON状态。
另一方面，当在源极与漏极之间，在施加使漏极为正电压的电源电压的状态下，向栅极施的驱动电压在阈值电压以下时，MOSFET形成OFF状态。
本发明的特征在于，使实际工作区域最外周的沟道7a的深度比其他实际工作区域的沟道7的深度浅。
在这种沟道结构的高耐压MOSFET中，OFF状态时，如图1虚线所示，耗尽层从形成逆偏压的沟道层2和漏极区域3界面的PN结扩展。将其作为施加驱动电压Vo时的耗尽层。N-外延层作为漏极区域2，与P型通道层比较，杂质浓度低，所以耗尽层的大部分向漏极区域2方向延伸，保持漏极电压。
在本实施例中，只是最外周的沟道7a深度不同，其他结构要素与目前的一样。这时，如果施加同一驱动电压Vo，则耗尽层同目前的图12一样扩展。另外，从最外周的沟道7a到通道层4周端部的P+型区域4a的距离也和目前的一样，所以耗尽层向通道层4侧的扩展也和目前的相同，耗尽层整体的厚度也与目前的相等，为do。
但是，在本实施例中，最外周的沟道7a设置的浅，从最外周沟道7a的底部边界到扩展到漏极区域2的耗尽层端的距离d2，比目前的d11大。就是说，图1所示的最外周的沟道7a的底部边界的电场强度E2(＝Vo/d2)比目前的最外周沟道27a底部边界的电场强度E1(＝Vo/d11)小，可以缓和电场集中。因此可以抑制漏极-源极间的耐压恶化，能大幅度地降低高温时额定值破坏的问题。
具体的集电极-发射极间耐压与周围环境温度特性(VCES-Ta特性)以图2表示。实线是本实施例半导体元件的特性，虚线是目前的特性。根据该图，采用本发明的结构，周围环境温度(Ta)在绝对最大额定值150℃范围内，VCES呈正温度特性。与目前在75℃以上范围的环境温度呈负温度特性的比较，大幅度改善了特性。
另外，在本实施例中，以MOSFET为例进行了说明，但在IGBT中，本发明的结构也可适用。
其次，利用图3到图8说明本发明的半导体装置的制造方法。另外通道层周端部的P+型区域，省略图示。
本发明的半导体装置的制造方法由以下工序构成在构成漏极区域的一导电型半导体基板表面，形成逆导电型沟道层的工序；在预定的实际工作区域和其最外周，形成深度不同的沟道的工序；在沟道的内壁，形成栅极绝缘膜的工序；形成由埋设在沟道的半导体材料构成的电极的工序；在通道层，与所述沟道邻接，形成一导电型源极区域的工序。
本发明的第1工序在于，如图3所示，在构成漏极区域2的一导电型半导体基板表面形成逆导电型通道层4。
将N-型外延层层积在N+型硅半导体基板1，形成漏极区域2。将高浓度的P型杂质注入、扩散到实际工作区域外预定的通道层4周端部，形成P+型区域。而且在整个面以1013的量级注入硼等杂质后扩散，形成P型通道层4。
另外，在IGBT的情况下，将N型外延层设置在P型凹陷区域，若将N-型外延层在其上积层，形成接触区域2，那么后续工序可以以同一工序实施。
本发明的第2工序在于，如图4到图6所示，在预定的实际工作区域和其最外周，形成深度不同的沟道。
本工序是构成本发明的特征的工序，采用沟道开口部的开口宽度不同的掩模，以同一工序，在实际工作区域内和其最外周，形成深度不同的沟道。
在图4中，利用CVD法，生成厚度为数千埃的NSG的CVD氧化膜5。之后除构成沟道开口部的部分外，涂敷抗蚀剂膜构成的掩模，再干腐蚀并除去一部分CVD氧化膜5，形成露出通道区域4的沟道开口部。这时，如果是同一腐蚀条件，那么就利用开口部的宽度小的一方沟道深度变浅的特性，采用实际工作区域最外周的沟道开口部6a开口宽度小于实际工作区域内的沟道开口部6的图形的掩模曝光。具体地说，实际工作区域内的沟道开口部6，如果开口宽度例如为1μm左右，那么最外周的沟道开口部6a就形成0.5μm左右。
在图5中，将CVD氧化膜作为掩模，利用CF系及HBr系气体，将沟道开口部6、6a的硅半导体基板干腐蚀，形成沟道。这时，如前所述，在最外周开口宽度窄，因此形成比其它部分浅的沟道7a，以1次腐蚀形成深度不同的2种沟道7、7a。因此，最外周的沟道7a不必是达到漏极区域2的深度也可以。因此，在后续工序如果将栅极13埋设在沟道，就能缓和实际工作区域最外周的栅极(沟道7a)底部边界的电场集中。
通常，为了形成深度不同的沟道，要改变腐蚀条件等从而增加工序，但在本发明中，通过缩小开口部宽度，可以在同一工序同时形成深度不同的沟道。就是说，只是改变沟道腐蚀的掩模图形，采用目前的制造工艺，就能缓和沟道7a底部边界的电场集中。
本发明的第3工序在于，如图6所示，在沟道7的内壁形成栅极绝缘膜。
经预氧化，在沟道7内壁和通道层4表面形成氧化膜(没有图示)，除去干腐蚀时的腐蚀损伤，之后利用腐蚀除去该氧化膜和CVD氧化膜5。
然后，将整个面热氧化，根据驱动电压，形成厚度例如为700埃的栅极氧化膜11。
本发明的第4工序在于，如图7所示，形成由埋设于沟道的半导体材料组成的电极。
将无掺杂的多晶硅层附着在整个面上，高浓度地注入、扩散磷，谋求高导电率，形成栅极13。之后无掩模腐蚀附着在整个面的多晶硅层，保留埋设于沟道7的栅极13。
本发明的第5工序在于，如图8所示，在通道层4与沟道7相邻接，形成一导电型的源极区域15。
首先，为使基板的电位稳定，利用抗蚀剂膜形成的掩模选择性地以1015的量级离子注入硼等杂质，形成P型体接触区域14，之后除去抗蚀剂膜。
之后，以新的抗蚀剂膜形成掩模，将预定的源极区域15及栅极13露出，以1015的量级离子注入砷，在与沟道7邻接的通道层4表面，形成N+型的源极15，之后除去抗蚀剂膜。
然后，利用CVD法在整个面附着BPSG层，形成层间绝缘膜16。之后将抗蚀剂膜作为掩模，至少在栅极13上保留层间绝缘膜16。之后以喷射装置在整个面上附着铝，形成与源极区域15及体接触区域14接触的源极17。
其次，参照图9到图11，详细说明本发明的第2实施例。第2实施例就是使实际工作区域最外周附近的沟道深度向最外周逐渐变浅地设置的实施例。
图9表示第2实施例的结构第2实施例的沟道型功能MOSFET由以下组成半导体基板1、2，通道层4，沟道7、7a、7b，栅极氧化膜11，栅极13，源极15和金属电极17。
另外，沟道7、7a、7b以外的结构要素与第1实施例一样，故省略其详细说明。
将通道层4设置在半导体基板1上的漏极区域2表面，贯穿通道层4，设置沟道7、7a、7b。
实际工作区域的大部分区域的沟道7，贯穿通道层4，一直到达漏极区域2，一般在半导体基板上形成格子状或条纹状的图案。
在本实施例中，位于实际工作区域最外周附近的多周沟道这样设置，向最外周沟道深度逐渐变浅。例如，与实际工作区域的沟道7比较，实际工作区域最外周的沟道7a设置得浅。而且，比最外周的沟道7a深，比很多实际工作区域的沟道7浅的沟道7b设置在最外周的内侧(以下在本说明书中称为外周)。即沟道在实际工作区域最外周附近，在本实施例中，位于最外周和外周的2周，其深度逐渐变浅。这些沟道7a、7b也可以不到达漏极区域2。作为这些深度的一例，实际工作区域的沟道7等于约3μm，外周沟道7b等于约2.5～3μm，最外周沟道7a等于约2.5μm。
将栅极氧化膜11设置在沟道7、7a、7b，埋设多晶硅，形成栅极13。该栅极13一直延伸到围绕半导体基板周围的栅极连接电极(没有图示)，与设置在半导体基板的栅极接点电极(未图示)相连。
在与沟道7相邻的通道层4表面注入N+型杂质，设置源极区域15，与覆盖实际工作区域的金属的源极17接触。另外，在相邻的源极区域15间的通道层4表面，设置体接触区域14，作为P+型杂质扩散区域，使基板电位稳定。
层间绝缘膜16为使源极17和栅极13绝缘，至少要覆盖电极13而设置，在沟道开口部保留其一部分。
源极17喷镀铝等形成所希望形状的的图形。覆盖实际工作区域之上，与源极区域及体接触区域接触。
被相邻的沟道7、7b及7a包围的部分形成1个单元，集合多个该单元，形成实际工作区域。
根据本实施例，在实际工作区域外周附近例如第2周，设置着外周沟道7b、最外周沟道7a，这些沟道的深度逐渐变浅。
这时，在OFF状态，以虚线表示从形成施加驱动电压Vo时的逆偏压的通道层和漏极区域界面的PN结扩展的耗尽层。耗尽层的扩展和耗尽层的宽度do与目前的一样，所以，从外周沟道7b的底部边界到耗尽层的距离d3，为d11＜d3＜d2。即电场强度E3也是E2＜E3＜E1，能使电场强度的变化缓慢过渡。
因此，能抑制漏极-源极间耐压恶化，大幅度减小高温时额定值破坏的问题。
另外，在本实施例中，是以MOSFET为例进行说明的，但在IGBT中也可以适用本发明。
以下，采用图10、图11及图9说明第2实施例的半导体装置的制造方法。另外，通道层周端部的P+型区域省略图示。
第2实施例的半导体装置的制造方法，由以下工序构成在一导电型半导体极板表面，形成逆导电型区域的工序；在预定的工作区域最外周附近，使其深度逐渐变浅地，在所述预定的实际工作区域形成沟道的工序；在所述沟道的内壁，形成绝缘膜的工序；形成由埋设在所述沟道的半导体材料构成的电极的工序；在所述逆导电型区域表面，与所述沟道邻接，形成一导电型区域的工序。另外，由于第2工序即沟道形成工序以外，与第1实施例一样，所以省略其详细说明。
第1工序在构成漏极区域2的一导电型半导体基板表面形成逆导电型通道层4。
另外，在IGBT的情况下，将N型外延层设置在P凹陷区域，将N-型外延层在其上积层，形成接触区域2，那么后续工序就能以同一工序实施。
第2工序是在预定的实际工作区域最外周附近，使其深度逐渐变浅地在所述预定的实际工作区域形成沟道的工序(图10、图11)。
本工序是构成本发明特征的工序，采用沟道开口部的开口宽度不同的掩模，在实际工作区域最外周附近，用同一工序，形成深度逐渐变浅的沟道。
在图10中，利用CVD法，在整个面生成厚度为数千埃的NSG的CVD氧化膜5，之后除构成沟道开口部的部分外，涂敷抗蚀剂膜形成的掩模，再干腐蚀并局部除去CVD氧化膜5，形成露出通道区域4的沟道开口部。这时，如果是同一腐蚀条件，那么沟道深度就利用开口部的宽度小的一方变浅的特性，在配置于实际工作区域最外周附近例如最外周和其内侧的2周的沟道中，采用沟道开口宽度逐渐变窄那样的图形的掩模进行曝光。即最外周沟道开口部6a，开口宽度小于实际工作区域内的沟道开口部6，而且在最外周的内侧(以下称为外周)形成比实际工作区域内窄、比最外周沟道开口部6a宽的沟道开口部6b(6＜6b＜6a)。具体地说，将实际工作区域内的沟道开口部6，设为例如0.86μm程度的开口宽度，那么外周的沟道开口部6b就形成0.5μm，最外周沟道开口部6a就形成0.38的程度。
在图11中，将CVD氧化膜5作为掩模，利用CF系及HBr系气体，将沟道开口部6、6a、6b的硅半导体基板干腐蚀，形成沟道。这时，如前所述，最外周及外周开口宽度窄，因此形成台阶状变浅的沟道7b、7a，以1次腐蚀形成深度不同的3种沟道7、7b、7a。因此，外周的沟道7b及最外周的沟道7a也可以是不必达到漏极区域2的深度。因此，在后续工序如果将栅极13埋设在沟道，就能以和缓的变化缓和实际工作区域最外周的栅极(沟道7b、7a)底部边界的电场集中。
通常，为了形成深度不同的沟道，就要改变腐蚀条件等而增加工序，但在本发明中，通过缩小用于沟道腐蚀的开口部宽度，可以在同一工序同时形成深度不同的沟道。沟道开口宽度，能够一直缩小到光刻的界限，所以，从实际工作区域中央附近的开口宽度到该界限的开口宽度，能台阶状地变窄(使沟道深度变浅)。就是说，能够提供一种半导体装置的制造方法，只是改变用于沟道腐蚀的掩模图形，采用目前的制造工艺，就能缓和栅极底部边界的电场集中。
第3工序使整个面热氧化，根据驱动电压，形成厚度例如为约700埃的栅极氧化膜11(参照图6)。
第4工序形成由埋设于沟道的多晶硅层组成的栅极13(参照图7)。
第5工序在通道层4，与沟道7相邻接，形成一导电型的源极区域15，为使基板的电位稳定，形成P+型的体接触区域14(参照图8)。
然后，形成层间绝缘膜16。之后用喷射装置在整个面附着铝，形成与源极区域15及体接触区域14接触的源极17，得到图9所示的最终结构。
如第1实施例所述，即使只使最外周变浅，也可以缓和沟道底部边界的电场集中，但若如第2实施例所述，形成台阶状地变浅，则缓和电场集中效果更好。这时，使沟道台阶状变浅的过渡区域，如前所述，通过使开口部逐渐变窄，能够在同一工序，形成深度不同的沟道。就是说，能够利用象目前那样的一次沟道形成工艺来实施，所以，工艺上一直到光刻的界限，都能够台阶状地形成。但是，过渡区域的沟道也可以是不到达漏极区域的深度，这时，没有作为MOSFET单元的功能。如果增加这种沟道，很可能影响工作特性，所以，如果以缓和电场集中为目的，则以第2实施例所示的两台阶就很充分了。
根据本发明，能够实现一种半导体装置，实际工作区域最外周比其内部沟道深度浅，所以，能够缓和实际工作区域周端部的沟道底部边界的电场集中。通过抑制电场集中，能够抑制漏极-源极间(如果是IGBT，就是发射极-集电极间)的耐压恶化。
另外，能够提供一种半导体装置的制造方法，其特征在于，采用开口宽度不同的掩模，在实际工作区域和其最外周，以同一工序形成深度不同的沟道，所以，不增加腐蚀工序，能够以目前的工艺，形成其外周沟道的深度比实际工作区域内浅，抑制耐压恶化。
就是说，能够抑制漏极-源极间(如果是IGBT，就是发射极-集电极间)的耐压恶化，大幅度地降低高温时额定值破坏的问题。
另外，根据本发明的制造方法，在同一腐蚀工序中，可以同时形成深度不同的沟道。就是说，不增加制造工序，能够以和目前相同的工艺，缓和底部边界的电场集中。就是说，具有这样的优点，能容易地提供一种半导体装置的制造方法，能够抑制漏极-源极间(如果是IGBT，就是发射极-集电极间)的耐压恶化，抑制高温时额定值破坏。
另外，如图9所示，通过使实际工作区域最外周附近的多周沟道台阶状地变浅，与只是最外周变浅的情况比较，更能缓和电场集中。该制造工艺也可通过使最外周和外周两阶段缩小沟道开口宽度，用同一沟道形成工序，形成深度逐渐变浅的沟道。
权利要求
1.一种半导体装置，其特征在于配列多个沟道结构的晶体管单元的实际工作区域最外周的沟道深度比其他沟道浅。
2.一种半导体装置，其具有实际工作区域，所述实际工作区域配列多个单元，所述单元包括设置在一导电型半导体基板表面的逆导电型区域；设置在所述半导体基板的沟道；至少覆盖所述沟道内的绝缘膜；由埋设在所述沟道内的半导体材料构成的电极；在所述逆导电型区域表面，与所述沟道邻接设置的一导电型区域，其特征在于，配制在所述实际工作区域的最外周的沟道深度，比所述实际工作区域的其他沟道浅。
3.一种半导体装置，其具有实际工作区域，所述实际工作区域配列多个单元，所述单元包括设置在形成沟道区域的一导电型半导体基板表面的逆导电型通道层；设置在所述半导体基板的沟道；至少覆盖所述沟道内的绝缘膜；由埋设在所述沟道内的半导体材料构成的电极；在所述通道层表面，与所述沟道邻接设置的一导电型源极区域，其特征在于配制在所述实际工作区域的最外周的沟道深度，比所述实际工作区域的其他沟道浅。
4.如权利要求1～3任一项所述的半导体装置，其特征在于所述最外周的沟道开口宽度，比其他沟道开口宽度窄。
5.一种半导体装置，其特征在于沟道深度向配列多个沟道结构的晶体管单元的实际工作区域的最外周逐渐变浅地设置。
6.一种半导体装置，其具有实际工作区域，所述实际工作区域配列多个单元，所述单元包括设置在一导电型半导体基板表面的逆导电型区域；设置在所述半导体基板的沟道；至少覆盖所述沟道内的绝缘膜；由埋设在所述沟道内的半导体材料构成的电极；在所述逆导电型区域表面，与所述沟道邻接设置的一导电型区域，其特征在于，所述实际工作区域的最外周附近的所述沟道深度，朝向所述最外周逐渐变浅地设置。
7.一种半导体装置，其具有实际工作区域，所述实际工作区域配列多个单元，所述单元包括设置在构成漏极区域的一导电型半导体基板表面的逆导电型通道层；设置在所述半导体基板的沟道；至少覆盖所述沟道内的绝缘膜；由埋设在所述沟道内的半导体材料构成的电极；在所述通道层表面，与所述沟道邻接设置的一导电型源极区域，其特征在于，所述实际工作区域的最外周附近的所述沟道深度，朝向所述最外周逐渐变浅地设置。
8.如权利要求5～7任一项所述的半导体装置，其特征在于所述最外周附近的所述沟道开口宽度，朝向所述最外周逐渐变窄。
9.一种半导体装置的制造方法，其特征在于采用开口宽度不同的掩模，在同一工序，在实际工作区域内部和其最外周，形成深度不同的沟道。
10.一种半导体装置的制造方法，其特征在于，包括在一导电型半导体基板表面，形成逆导电型区域的工序；在预定的实际工作区域和其最外周，形成深度不同的沟道的工序；在所述沟道的内壁，形成绝缘膜的工序；形成由埋设在所述沟道的半导体材料构成的电极的工序；在所述逆导电型区域表面，与所述沟道邻接，形成一导电型区域的工序。
11.一种半导体装置的制造方法，其特征在于，包括在构成漏极区域的一导电型半导体基板的表面，形成逆导电型通道层的工序；在预定的实际工作区域和其最外周，形成深度不同的沟道的工序；在所述沟道的内壁，形成栅极绝缘膜的工序；形成由埋设在所述沟道的半导体材料构成的电极的工序；在所述通道层，与所述沟道邻接，形成一导电型源极区域的工序。
12.如权利要求10或11所述的半导体装置的制造方法，其特征在于所述实际工作区域的最外周，掩模开口宽度比其他实际工作区域窄，同时形成深度不同的沟道。
13.一种半导体装置的制造方法，其特征在于采用开口宽度不同的掩模，在同一工序，形成向实际工作区域最外周深度逐渐不同的沟道。
14.一种半导体装置的制造方法，其特征在于，包括在一导电型半导体基板表面，形成逆导电型区域的工序；以在预定的实际工作区域最外周附近使其深度逐渐变浅的方式，在所述预定的实际工作区域形成沟道的工序；在所述沟道的内壁，形成绝缘膜的工序；形成由埋设在所述沟道的半导体材料构成的电极的工序；在所述逆导电型区域表面，与所述沟道邻接，形成一导电型区域的工序。
15.一种半导体装置的制造方法，其特征在于，包括在构成漏极区域的一导电型半导体基板表面，形成逆导电型通道层的工序；以在预定的实际工作区域最外周附近使其深度逐渐变浅的方式，在所述预定的实际工作区域形成沟道的工序；在所述沟道的内壁，形成栅极绝缘膜的工序；形成由埋设在所述沟道的半导体材料构成的电极的工序；在所述通道层，与所述沟道邻接，形成一导电型源极区域的工序。
16.如权利要求14或15所述的半导体装置的制造方法，其特征在于在所述实际工作区域最外周附近，掩模开口宽度逐渐变窄，同时形成向所述最外周逐渐变浅的沟道。
全文摘要
一种半导体装置及其制造方法，在目前的功率MOSFET中，在实际工作区域最外周的栅极底部产生电场集中，招致漏极－源极(或集电极－发射极)间耐压恶化。本发明通过使实际工作区域最外周的沟道比实际工作区域的沟道浅。可缓和在实际工作区域最外周的栅极底部的电场集中，能够抑制漏极－源极(或集电极－发射极)间的耐压恶化，而且通过使最外周的沟道开口部变窄，可在同一工序形成深度不同的沟道。
文档编号H01L21/336GK1409408SQ0214328
公开日2003年4月9日 申请日期2002年9月25日 优先权日2001年9月25日
发明者及川慎, 江藤弘树, 久保博稔, 宫原正二 申请人:三洋电机株式会社