专利名称：自行对准三分式栅极非挥发性存储元件的制造方法
技术领域：
本发明是有关于一种非挥发性存储元件(Non-volatile MemoryDevice)的制造方法，且特别是有关于一种自行对准三分式栅极(TripleSelf-aligned Split-gate)非挥发性存储元件的制造方法。
背景技术：
电可编程可擦除只读存储器(Electrically Erasable ProgrammableMemory，简称EEPROM)单元(Cell)是一种只需很低操作电流(OperationCurrent)的非挥发性可写入与抹除的存储单元。一电可编程可擦除只读存储器的单位单元可通过联结一存储晶体管(Memory Transistor)与一选择晶体管(Select Transistor)形成。某些电可编程可擦除只读存储器设计整合以合并两种晶体管的特征。闪存(FLASH Memory)为一种类似电可编程可擦除只读存储器的单一晶体管单元。闪存单元的尺寸大约是两晶体管的电可编程可擦除只读存储器的一半。
闪存的设计不同于其它根据所需而于每存储单元中有一或数个晶体管的存储单元结构。虽然分离式栅极快闪存储单元等同于两晶体管结构，但是只需比单一晶体管所占半导体稍多的空间(Real Estate)。闪存介于选择栅极(SelSelect Gate)与作为存储单元晶体管信道(Channel)的硅基底区域之间的一浮置储存栅极(Floating Storage Gate)。这种存储单元的抹除、写入或读取需要注入电子至浮栅极或从浮栅极中去除电子。并且于其控制栅极、源极、漏极与基底应用不同电压的组合，以控制存储单元的抹除、写入与读取。
为了使分离式栅极闪存适当地操作，选择栅极至少需要覆盖漏极(或源极)和浮栅极间的距离。如果这段距离不是固定的，选择栅极的长度也许会因为距离的差异而需要过度补偿，以担保分离式栅极闪存能被适当地操作。而且，由于选择性栅极长度的过度补偿(Overcompensation)，非自行对准分离式栅极(Non-self-aligned Split Gate)制作工艺将阻碍存储单元尺寸大小的定型(Scaling)。此外，组件特性如程序效能与存储单元电流，也将被发生于非自行对准栅极制作工艺中的对准错误(Misalignment)严重影响。
发明内容
本发明一方面是描述一种自行对准三分式栅极非挥发性存储元件的制造方法，包括于一基底上形成一绝缘氧化层。通过沉积与自行对准一第一多晶硅层于绝缘氧化层上，以形成数个浮栅极。然后在浮栅极间的基底上定义一源极区域。在源极区域上沉积一第二多晶硅层，并自行对准至有关绝缘氧化层。于浮栅极旁沉积一第三多晶硅层。然后自行对准第三多晶硅层于绝缘氧化层上，以形成数个选择栅极。此外，于基底中至少定义一漏极区。
另一方面，本发明描述一种自行对准三分式栅极非挥发性存储元件，包括一绝缘氧化层、数个浮栅极、一源极区、数个选择栅极与一接触窗。其中具有一多晶硅层的浮栅极自行对准至绝缘氧化层。在浮栅极间的源极区顶部形成有一第二多晶硅层。第二多晶硅层也自行对准至绝缘氧化层。选择栅极系邻接浮栅极。另外，选择栅极也自行对准绝缘氧化层。一接触窗被供以连接至一漏极区。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明。
图1是公知一种分离式栅极快闪存储元件的平面图；图2是公知一种分离式栅极快闪存储元件的剖面图；图3至图13是依照本发明一较佳实施例一种自行对准三分式栅极快闪存储元件的制造流程示意图；图3显示于浅沟渠隔离结构旁的基底，以于基底顶部表面形成一氧化层的实施例；图4显示于氧化层上沉积一牺牲多晶层(Sacrificial PolycrystallineLayer)；图5显示于施行一控制的多晶硅蚀刻以定义浮栅极区；图6显示于基底的源极区定义一光阻罩幕层；图7显示于源极区上形成一源极多晶硅线；图8显示利用一顶氧化层作为硬罩幕，以去除一非结晶的多晶硅层(Amorphous Polycrystalline Layer)与一浮栅极多晶层(Floating GatePoly)；图9显示于浮栅极任一侧形成多晶选择栅极；图10显示移动整个芯片以准备制作外部设备(Peripheral Device)单元
图11显示于基底上形成一薄氧化层与一漏极区；图12显示于图11的结构顶部沉积一钴层，以形成自行对准硅化钴层(Cobalt Salicide)；图13是依照本发明一较佳实施例一种快闪存储数组(FLASHMemory Array)的平面图。
标号说明100，200分离式栅极快闪存储元件102，1304浅沟渠隔离区104，212，214浮栅极106，224，226选择栅极108重叠位置110，1310接触窗112，230，232，1106漏极区114，234，604源极区202，204存储单元206，208穿隧氧化层210，300基底216，218浮栅极氧化层220，222绝缘层240气体沉积制作工艺250距离302，306，402，504，506，704，706，900，904氧化层
304，1000多晶层400牺牲多晶层404，502浮栅极区406快闪存储单元信道区408，1102氮化间隙壁600光阻罩幕层602离子植入制作工艺700，1100氧化间隙壁702源极多晶硅线500，800结构902多晶间隙壁层1104暴露区1202自行对准硅化钴1300快闪存储数组1302浮栅极多晶硅1306源极多晶硅1308选择栅极多晶硅具体实施方式
为了表示上述以非自行对准分离式栅极制作工艺的困难，本发明叙述一个自行对准三分式栅极制作工艺的实例。依照本发明的实施例，浮置/选择栅极的位置与长度，以及有关场绝缘氧化区域(Field Isolation OxideRegion)的其它位置自行对准的(彼此自动对准)。此外，源极多晶层也是自行对准的。自行对准是由相同光罩(Photomask)决定的位置而产生的。在存储元件中自动的自行对准会帮助存储单元缩小。因此本发明提出一较佳实施例用以说明而非限制本发明的方法，且不仅限于此实施例。
然而，于本发明的实施例之前，为强调公知方法的缺点，以图1与图2所示为例，图1与图2是公知一种分离式栅极快闪存储元件100，200的简图。如图所示，包括公知一种分离式栅极快闪存储元件100，200的平面图(图1)与剖面图(图2)。平面1显示一场绝缘氧化层或浅沟渠隔离(Shallow Trench Isolation，简称STI)区102。浅沟渠隔离区102分隔主动组件区(Active Device Region)的一个组件区与另一组件区。然后，在浅沟渠隔离区102之间定义了快闪存储元件100，200。而快闪存储元件100，200包括各个部分(Feature)，像是定义并重叠部分浅沟渠隔离区102的浮栅极(Floating Gate)104。定义并覆盖部分浮栅极104的控制(或选择)栅极(Control Gate or Select Gate)106。栅极104也覆盖部分浅沟渠隔离区102于一位置108。接触窗110至漏极区112也显示出来。在浮栅极104间的区域可定义一源极区114。
图2是沿着标示于图1的II-II线的公知一种分离式栅极快闪存储元件200的剖面图。存储元件200包括第一与第二存储单元202与204。存储元件200可由公知半导体装配制作工艺制造出来。此制作工艺包括在一基底210上形成穿隧氧化层(Tunneling Oxide)206、208，以及于穿隧氧化层206、208上形成第一多晶硅层。于部分第一多晶硅层上形成浮栅极氧化层216、218。接着以浮栅极氧化层216、218为罩幕，利用蚀刻制作工艺去除部分第一多晶硅层与穿隧氧化层206、208。因此部分基底210将暴露出来，且由剩余的部分第一多晶硅层形成第一与第二浮栅极212、214。于暴露出的基底210、浮栅极212、214与浮栅极氧化层216、218上形成绝缘层220、222。然后在绝缘层220、222上沉积一层导体层。施行一图案化与蚀刻制作工艺以去除部分绝缘层220、222与部分导体层。这个制作工艺将暴露出部分基底210，且由剩余的部分导体层形成第一与第二选择栅极224、226。接着，施行一气体沉积制作工艺(Gas DepositionProcess)以掺杂部分基底210形成漏极230、232。
然后利用一气体沉积制作工艺240形成源极区234。此制作工艺包括沉积离子进入浮栅极212、214间的暴露出的部分基底210。通常是沉积磷离子以形成源极区234。在沉积制作工艺期间，离子会往下扩散至基底210内，并且由暴露出的部分基底210往侧边扩散至浮栅极212、214所处的基底区域。离子的侧边扩散(Lateral Diffusion)属于源极侧入制作工艺(Source Side Injection Process)。这样的侧边扩散可向侧边延伸的距离最大约是扩散深度(Diffusion Depth)的70％，其中扩散深度即离子往下扩散至基底的距离。因为扩散深度受到限制，在浮栅极212、214处的离子侧扩散也将受限于图中所显示的距离250。
请再参照图1，由公知形成浮栅极结构的图案化技术制造的浮栅极104将重叠于浅沟渠隔离区102的一部分108。因此，公知的浮栅极(poly-1)104并非自行对准至浅沟渠隔离区102，所以容易于此产生第一次对准错误。而且，公知的控制(或选择)栅极(poly-2)106也不是自行对准至浅沟渠隔离区102，故容易于此产生第二次对准错误。更甚者，公知的接触窗110也并非自行对准至浅沟渠隔离区102，故导致第三次对准错误。这三次的对准错误将导致较大的单元尺寸。
实施例因此，图3至图12依照本发明一较佳实施例一种自行对准三分式栅极快闪存储元件的制造流程示意图。
图3显示经过浅沟渠隔离(Shallow Trench Isolation，简称STI)制作工艺的一基底300，并于基底300顶部表面形成一氧化层302。实施例的基底包括一半导体如硅。基底300可以是p型或是n型半导体材料。而氧化层302的厚度约在60～120埃。而且，此氧化层302可以是使一存储单元(Cell)进行程序化(将电子推入浮栅极)的薄氧化层。然后，沉积一厚度约在1000～3000埃的多晶层(Polycrystalline Layer)304，例如多晶硅层(Polysilicon Layer)。多晶层304也可以掺杂一杂质(Impurity)，如磷离子(Phosphorus Ions)。于一实施例中，多晶层304包括在浓度约1×1019/cm3进行离子植入。接着，可于多晶层304顶部增加另一厚度在300～1000埃的氧化层306。所以，氧化层306可作为一罩幕，用以控制后续步骤需形成氧化物的位置。
图4显示于氧化层306上沉积一厚度约在1500～4000埃的牺牲多晶层(Sacrificial Polycrystalline Layer)400。在多晶层400上沉积另一厚度在300～800埃的氧化层402。接着在接受公知等离子体蚀刻(PlasmaEtching)后，用光罩定义(Photomasking)一浮栅极区404，再进行蚀刻去除未被光罩遮蔽的氧化层(Unmasked Oxide)402与多晶层400。
随后，施行一离子植入(Ion Implant)以获致作为快闪存储单元信道区(Channel Area)406需要的基底浓度。于一实施例中，植入的离子例如是硼(Boron，B+)。此一植入的能量剂量(Energy Dose)约150～200KeV，掺杂密度(Doping Density)大约在1×1012/cm2～5×1012/cm2。然后，沉积一厚度约在300～800埃的氮化层。氮化层的沉积随着一等离子体蚀刻制作工艺，以实行全面回蚀刻(Blanket Etching Back)。而于图中显示一留下的氮化间隙壁层(Nitride Spacer Layer)408。
请参照图5，进行一控制多晶蚀刻制作工艺以定义浮栅极区502。然后在温度约800℃～950℃下成长一厚度约在60～120埃的热氧化层504。接着，沉积一层厚度约在4000～6000埃的氧化层506。然后施行一平坦回蚀刻(Planar Etch Back)以产生如图5所示的结构500。
请参照图6，将位于浮栅极区502之间的牺牲多晶层400去除，并且以被去除部位的两侧的氮化间隙壁层408为罩幕，将浮栅极区502之间的多晶层304与氧化层306去除。之后，在平面氧化层506上形成一光阻罩幕层(Photoresistive Masking Layer)600。罩幕层600用以定义基底的源极区604。然后，以罩幕层600作为一罩幕，进行一离子植入制作工艺602以将离子植入源极区604。于一实例中，植入的种类包括两种。第一种包括用50～100KeV能量植入的砷(Arsenic，As+)离子，植入剂量(ImplantDose)约在2×1015/cm2～8×1015/cm2之间。第二种包括用40～80KeV能量植入磷(Phosphorous，P+)离子，植入剂量约在1×1015/cm2～6×1015/cm2之间。在植入制作工艺完成后，可使用湿式去除(Wet Stripping)或干式等离子体清洗(Dry Plasma Clean)去除光阻层600。
在图7中，使用公知湿式制作工艺将源极区的氮化间隙壁层408(请参阅图6)去除。然后沉积并回蚀刻一层厚度在1500～3500埃的氧化层。其中回蚀刻例如是一公知的干式蚀刻方法。因此，回蚀刻留下一层薄的氧化间隙壁700。接着，沉积一层厚度在2000～4000埃的多晶层，以及用炉管(Furnace)或离子植入方式进行掺杂。然后，利用另一平坦回蚀刻形成源极多晶硅线702。接着，施行一热炉管制作工艺，以于源极多晶层702顶部成长氧化层704，同样于非结晶的多晶硅层(AmorphousPolycrystalline Layer)400顶部成长氧化层706。由于结晶结构(CrystalStructure)与掺杂浓度(Doping Concentration)的不同，氧化层704与706的厚度将会不同。
接着，施行一控制的蚀刻以去除氧化层706(见图7)，而大部分较厚的氧化层704仍保留着。然后，施行一连串蚀刻制作工艺，以去除非结晶的多晶层400、氧化层306与浮栅极多晶层304，而施行蚀刻制作工艺时是以氧化层704作为硬罩幕(见图7)。随后，例如用湿式蚀刻方法去除氮化间隙壁层408，并施行一多晶边缘清洗制作工艺(Poly Edge Clean)以形成如图8中的结构800。
请参照图9，施行一热炉管制作工艺以提供氧化层900的成长，其中氧化层900的厚度约在120～300埃。然后沉积一厚度约在2000～4000埃的多晶硅层。并且，回蚀刻多晶硅层以形成一多晶间隙壁层902。于本实施例中，热炉管制作工艺成长厚度约在100～300埃的氧化层904。而多晶间隙壁层902形成一选择栅极(Select Gate)。
于图10，将移动整个晶圆以准备周边组件单元。多种公知罩幕与制作工艺步骤可用于此准备工作(Preparation)。然后，沉积一厚度约在1500～3500埃的栅极多晶层1000作为周边组件单元的栅极。
图11显示一厚度约在200～500埃的薄氧化层。此薄氧化层沉积于先前的氧化层900顶部。然后，回蚀刻此薄氧化层，以形成一小氧化间隙壁(Oxide Spacer)1100。此外，在相对源极区604的暴露区(Open Area)1104的氧化间隙壁1100上，沉积一厚度在1200～2400埃的氮化层。然后，回蚀刻此氮化层，以形成一薄氮化间隙壁(Nitride Spacer)1102。接着，用一杂质对暴露区1104进行离子植入制作工艺，以形成一漏极区1106。
接着，于图12，暴露出漏极区1106，并整个结构顶部沉积一层厚度约在400～2000埃的钴层(Cobalt Layer)，以形成自行对准硅化钴1202。因此，图12的结构即本发明的较佳实施例一种自行对准三分式栅极快闪存储元件。而且，图3至图12是显示自行对准技术。
图13显示快闪存储数组1300的平面图。本实施例的数组1300浮栅极多晶硅1302自行对准于浅沟渠隔离结构区1304。而且源极多晶硅1306亦自行对准至浅沟渠隔离区1304。此外，选择栅极多晶硅1308也自行对准至浅沟渠隔离区1304。最后，接触窗1310也同样自行对准至浅沟渠隔离区1304。
以上已公开制造一自行对准三分式栅极快闪存储元件的实施例。此实施例显示在此组件形成栅极与接触窗的自行对准技术。这个自行对准技术将有助于缩小存储元件单元。总之，三个多晶层1302、1306、1308自行对准浅沟渠隔离区1304。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视权利要求书为准。
权利要求
1.一种自行对准三分式栅极非挥发性存储元件的制造方法，该自行对准三分式栅极非挥发性存储元件形成于一基底上，其特征在于包括形成一隔离氧化层于该基底上；通过沉积与自行对准一第一多晶硅层至该隔离氧化层，以形成复数个浮栅极；于该些浮栅极间的该基底上定义一源极区；沉积一第二多晶硅层于该源极区上，以及自行对准该第二多晶硅层至该隔离氧化层；沉积一第三多晶硅层邻接该些浮栅极；自行对准该第三多晶硅层至该隔离氧化层，以形成复数个选择栅极；于该基底上定义至少一漏极区。
2.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该基底包括硅。
3.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该非挥发性存储器包括一快闪存储元件。
4.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该隔离氧化层包括一浅沟渠隔离氧化层。
5.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该隔离氧化层的厚度在60～120埃之间。
6.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该第一多晶硅层的厚度在1000～3000埃之间。
7.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于形成该些浮栅极包括用一杂质掺杂该第一多晶硅层。
8.如权利要求7所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该杂质包括磷离子。
9.如权利要求7所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该第一多晶硅层在约1×1019/cm3浓度被用该杂质进行离子植入。
10.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于形成该些浮栅极的该步骤，包括于该第一多晶硅层上沉积一第一氧化层；于该第一氧化层上沉积一牺牲多晶层；于该牺牲多晶层顶部沉积一第二氧化层；用光罩定义该第二氧化层；蚀刻该第二氧化层与该牺牲多晶层，以去除没有用光罩遮蔽的区域。
11.如权利要求10所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于形成该些浮栅极的该步骤，也包括于该些浮栅极上沉积一氮化层；等离子体蚀刻该氮化层，以形成一间隙壁。
12.如权利要求11所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该氮化层的厚度在300～800埃之间。
13.如权利要求11所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于形成该些浮栅极的该步骤，还包括蚀刻该第一多晶硅层，以定义该些浮栅极的区域；于定义的该些浮栅极的区域上成长一热氧化层；于该热氧化层上沉积一第三氧化层；平坦蚀刻使该第三氧化层与该牺牲多晶层顶部表面齐平。
14.如权利要求13所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该热氧化层的厚度在60～120埃之间。
15.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于形成该些浮栅极后，还包括在一快闪存储单元信道区植入一离子。
16.如权利要求15所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该离子包括硼离子。
17.如权利要求15所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于植入该离子的能量剂量在150～200KeV之间。
18.如权利要求15所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于植入该离子的掺杂密度在1×1012/cm2～5×1012/cm2之间。
19.如权利要求13所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于还包括于该第三氧化层与该牺牲多晶层上形成一光阻罩幕层。
20.如权利要求19所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于还包括以该光阻罩幕层为罩幕，植入一植入离子于该源极区。
21.如权利要求20所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该植入离子包括砷离子。
22.如权利要求21所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于植入该砷离子的能量剂量在50～100KeV之间。
23.如权利要求21所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于植入该砷离子的掺杂密度在2×1015/cm2～8×1015/cm2之间。
24.如权利要求21所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于还包括植入磷离子。
25.如权利要求24所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于植入磷离子的能量剂量在40～80KeV之间。
26.如权利要求24所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于植入磷离子的掺杂密度在1×1015/cm2～6×1015/cm2之间。
27.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该第三多晶硅层的厚度在2000～4000埃之间。
28.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于还包括掺杂该第二多晶硅层。
29.如权利要求28所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于还包括平坦蚀刻该第二多晶硅层；于该第二多晶硅层顶部成长氧化层。
30.如权利要求1所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于形成该些选择栅极的该步骤包括于邻接该些浮栅极的该基底上成长一第一氧化层；于该第一氧化层上沉积一多晶层；回蚀刻该多晶层，以形成一多晶间隙壁；于该多晶间隙壁上沉积一第二氧化层。
31.如权利要求30所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该第一氧化层的厚度在120～300埃之间。
32.如权利要求30所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于该多晶层的厚度在2000～4000埃之间。
33.如权利要求30所述的自行对准三分式栅极非挥发性存储元件的制造方法，其特征在于还包括于该第二氧化层顶部沉积一钴层，以形成自行对准硅化钴。
34.一种自行对准三分式栅极非挥发性存储元件，其特征在于包括一隔离氧化层，位于一基底上；复数个浮栅极，自行对准于该隔离氧化层，该些浮栅极包括一第一多晶硅层；一第二多晶硅层，形成于该些浮栅极间的该基底的一源极区顶部；复数个选择栅极，邻接该些浮栅极，该些选择栅极自行对准至该隔离氧化层；一接触窗，形成以提供连接至一漏极区。
全文摘要
一种自行对准三分式栅极非挥发性存储元件的制造方法，包括于一基底上形成绝缘氧化层。再通过沉积与自行对准一第一多晶硅层至隔离氧化层，以形成数个浮栅极。然后于浮栅极间的基底上定义一源极区。然后于源极区上沉积一第二多晶硅层，并自行对准此第二多晶硅层至隔离氧化层。接着，沉积一第三多晶硅层邻接浮栅极。随后，自行对准第三多晶硅层至隔离氧化层，以形成数个选择栅极，此外，于基底上定义至少一漏极区。
文档编号H01L21/8239GK1503351SQ0214906
公开日2004年6月9日 申请日期2002年11月20日 优先权日2002年11月20日
发明者刘钧麦, 苏光彦, 钱凯门, 亚伯特V·哥迪旭, V 哥迪旭 申请人:华邦电子股份有限公司