专利名称：覆晶封装基板及覆晶芯片的制作方法
技术领域：
本实用新型涉及一种覆晶封装基板及覆晶芯片，且特别涉及一种可提高电气性能及缩小封装面积的覆晶封装基板，以及一种可对应连接于上述的覆晶封装基板的覆晶芯片。
背景技术：
覆晶接合技术(Flip Chip Interconnect Technology，简称FC)主要利用面数组(area array)的方式，将多个焊垫(die pad)配置于芯片的主动表面(active surface)上，并在各个焊垫上形成凸块(bump)，接着在将芯片翻覆(flip)之后，利用芯片上的凸块分别对应连接至承载器(carrier)上的接点(contact)，使得芯片可经由凸块电性连接至承载器，再经由承载器的内部线路而电性连接至外界的电子装置。值得注意的是，由于覆晶接合技术可适用于高脚数(High Pin Count)的芯片封装，并具有缩小芯片封装面积及缩短信号传输路径等优点，使得覆晶接合技术已被广泛地应用在芯片封装领域中。目前应用覆晶接合技术的芯片封装型态包括有覆晶球格数组封装型(Flip Chip Ball Grid Array，FCBGA)、覆晶针格数组封装型(Flip ChipPin Grid Array，FCPGA)及基板上有芯片封装型(Chip On Board，COB)等封装结构。
请参考图1，其绘示公知的一种覆晶球格数组型封装结构的剖示图。芯片10的主动表面12配置有多个焊垫14，用以作为芯片10的信号输出入端，而焊垫14上更分别配置有一凸块30，用以分别连接覆晶封装基板20的顶面21上的凸块垫(bump pad)24。此外，覆晶封装基板20主要由多层图案化的导线层23及多层绝缘层26所相互交错叠合而成，并可利用多个导电插塞28分别贯穿绝缘层26，用以电性连接二层或二层以上的导线层23，其中导电插塞28包括镀通插塞(Plating Through Hole，PTH)28a及导通插塞(via)28b。另外，覆晶封装基板20的顶面21上的凸块垫24由这些导线层23的最顶层者(即导线层23a)所构成，并利用一图案化的焊罩层(Solder Mask)27a来保护导线层23a，同时暴露出导线层23a的凸块垫24。
请同样参考图1，覆晶封装基板20的底面22更配置有多个焊球垫(ballpad)25，其由这些导线层23的最底层者(即导线层23b)所构成，并同样利用一图案化的焊罩层27b来保护导线层23b，同时暴露出导线层23b的焊球垫25，而焊球垫25上更可配置焊球(Ball)40或其它导电结构，用以与外界作电性连接。因此，芯片10的焊垫14将可经由凸块30，而电性及机械性连接至覆晶封装基板20的对应的凸块垫24，再经由各层导线层23及各个导电插塞28，而向下绕线至覆晶封装基板20的底面22上的焊球垫25，最后经由焊球垫25上的焊球40等导电结构，而电性及机械性连接至下一层级(nextlevel)的电子装置，例如一印刷电路板(PCB)。
请依序参考图2、3，其中图2绘示图1的芯片的仰视图，而图3绘示图1的覆晶封装基板的局部俯视图。首先，如图2所示，芯片10的多个焊垫14以面数组的方式，配置于芯片10的主动表面12上，其中焊垫14依照功能上的不同，可分为信号焊垫(signal pad)14a、电源焊垫(power pad)14b、接地焊垫(ground pad)14c、核心(core)电源/接地焊垫14d，其中信号焊垫14a、电源焊垫14b及接地焊垫14c不规则分布于核心电源/接地焊垫14d的外围。
接着，如图3所示，为了对应芯片10的各个焊垫14的位置，覆晶封装基板20的多个凸块垫24亦同样以面数组的方式，配置于覆晶封装基板20的顶面21，值得注意的是，为了对应芯片10的不同功能类型的焊垫14，凸块垫24亦可分为信号凸块垫(signal bump pad)24a、电源凸块垫(power bump pad)24b、接地凸块垫(ground bump pad)24c及核心电源/接地凸块垫24d，其中信号凸块垫24a、电源凸块垫24b及接地凸块垫24c不规则分布于核心电源/接地凸块垫24d的外围。
请同样参考图2、3，芯片10的焊垫14以面数组的排列方式，规则性地配置于芯片14的主动表面12上，而覆晶封装基板20的凸块垫24亦对应以面数组的排列方式，规则性地配置于覆晶封装基板20的顶面21上。值得注意的是，由于两相邻凸块垫24的间距(pitch)必须大于制程所允许的距离，再加上二相邻凸块垫24之间所通过的导线宽度，并且芯片10的焊垫14的位置必须对应覆晶封装基板20的凸块垫24的位置，因而使得芯片10必须提供相当大的面积，用以容纳所有焊垫14，如此将难以进一步地缩小芯片10的面积。此外，由于芯片10的各种功能类型的焊垫14(如信号焊垫14a、电源焊垫14b及接地焊垫14c)不规则地分布于芯片10的主动表面12，如此将相对增加芯片10的重布线层的绕线路径长度，并相对增加覆晶封装基板20的绕线路径长度，如此将大幅降低芯片10连接至覆晶封装基板20之后的电气效能(electrical performance)。
发明内容
本实用新型的目的在于提出一种覆晶封装基板及覆晶芯片，可藉由改变覆晶封装基板的凸块垫的排列方式，因而相对提高芯片于封装之后的电气效能，并可相对缩小芯片的面积，进而缩小芯片于封装之后的面积，亦可降低单颗芯片的制作成本。
基于本实用新型的上述目的，本实用新型提供一种覆晶封装基板，其主要将信号凸块垫、电源凸块垫及接地凸块垫分组成许多内层凸块垫排，并依序排列于由核心凸块垫群组的同一侧的外围，使得电源凸块垫排及接地凸块垫排穿插配设于信号凸块垫排之间，用以提升芯片接合至覆晶封装基板之后的电气效能。此外，覆晶封装基板更对应二相邻外层凸块垫的最短间距来规划外层凸块垫的位置，用以缩小覆晶封装基板的覆晶接合区域。
同样基于本实用新型的上述目的，本实用新型提供一种覆晶芯片，其对应上述的覆晶封装基板的凸块垫的位置，而将多个焊垫配置于芯片的主动表面上，用以提升芯片的电气效能，并缩小芯片的面积。
具体地讲，本实用新型公开一种覆晶封装基板，包括图案化的多个导线层，依序相互重叠；至少一绝缘层，配设于二相邻的这些导线层之间，隔离这些导线层，并与这些导线层相互交错叠合；以及至少一导电插塞，贯穿该绝缘层，电性连接这些导电层，其中这些导线层的最顶层具有一核心凸块垫群组；多个内层凸块垫排，依序排列于该核心凸块垫群组的外围，且这些内层凸块垫排的一端邻近该核心凸块垫群组，而这些内层凸块垫排分别具有多个内层凸块垫，且这些内层凸块垫排分别为选自于由信号凸块垫排、电源凸块垫排及接地凸块垫排所组成族群之一；以及多个外层凸块垫排，由内而外依序排列于这些内层凸块垫排的另一端的外围，且这些外层凸块垫排分别具有多个外层凸块垫，而这些外层凸块垫排由内而外依序为第一外层凸块垫排、第二外层凸块垫排及第三外层凸块垫排，其中该第二外层凸块垫排的该些外层凸块垫的最短间距可容许该导线层的至少一导线通过，且该第二外层凸块垫排的这些外层凸块垫与第三外层凸块垫排的这些外层凸块垫的最短间距可容许该导线层的至少一导线通过，而该第三外层凸块垫排的这些外层凸块垫的最短间距可容许该导线层的至少二导线通过。
该核心凸块垫群组具有多个核心电源/接地凸块垫。
这些电源凸块垫排的这些内层凸块垫经由这些导线层的最顶层者相互电性连接。
这些接地凸块垫排的这些内层凸块垫经由这些导线层的最顶层者相互电性连接。
这些电源凸块垫排的这些内层凸块垫经由这些导线层的次顶层者而相互电性连接。
这些接地凸块垫排的这些内层凸块垫经由这些导线层的次顶层者而相互电性连接。
任一这些电源凸块垫排及任一这些接地凸块垫排之间配置至少一这些信号凸块垫排。
这些外层凸块垫为信号凸块垫。
本实用新型还公开一种覆晶芯片，适于接合至一覆晶封装基板，该覆晶封装基板具有图案化的多个导线层，依序相互重叠；至少一绝缘层，配设于二相邻的这些导线层之间，隔离这些导线层，并与这些导线层相互交错叠合；以及至少一导电插塞，贯穿该绝缘层，电性连接这些导电层，其中这些导线层的最顶层具有一核心凸块垫群组；多个内层凸块垫排，依序排列于该核心凸块垫群组的外围，且这些内层凸块垫排的一端邻近该核心凸块垫群组，而这些内层凸块垫排分别具有多个内层凸块垫，且这些内层凸块垫排分别为选自于由信号凸块垫排、电源凸块垫排及接地凸块垫排所组成族群之一；以及多个外层凸块垫排，由内而外依序排列于这些内层凸块垫排的另一端的外围，且这些外层凸块垫排分别具有多个外层凸块垫，而这些外层凸块垫排由内而外依序为第一外层凸块垫排、第二外层凸块垫排及第三外层凸块垫排，其中该第二外层凸块垫排的该些外层凸块垫的最短间距可容许该导线层的至少一导线通过，且该第二外层凸块垫排的这些外层凸块垫与第三外层凸块垫排的这些外层凸块垫的最短间距可容许该导线层的至少一导线通过，而该第三外层凸块垫排的这些外层凸块垫的最短间距可容许该导线层的至少二导线通过，该覆晶芯片具有一主动表面，且该覆晶芯片更具有一核心焊垫群组，对应该核心凸块垫群组，而配置于该主动表面；多个内层焊垫排，分别对应这些内层凸块垫排的位置，而配置于该主动表面，且这些内层焊垫排分别具有多个内层焊垫，其位置分别对应于这些内层凸块垫的位置，并且这些内层焊垫排对应这些内层凸块垫排，而分别为选自于由信号焊垫排、电源焊垫排及接地焊垫排所组成族群之一；以及多个外层焊垫排，分别对应这些外层凸块垫排的位置，而配置于该主动表面，且这些外层焊垫排分别具有多个外层焊垫，其位置分别对应于这些外层凸块垫的位置。
该核心凸块垫群组具有多个核心电源/接地凸块垫，且该核心焊垫群组具有多个核心电源/接地焊垫，其位置分别对应于这些核心电源/接地凸块垫的位置。
任一这些电源焊垫排及任一这些接地焊垫排之间配置至少一信号焊垫排。
这些外层焊垫为信号焊垫。
为让本实用新型的上述目的、特征和优点能明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
图1绘示公知的一种覆晶球格数组型封装结构的剖示图；图2绘示图1的芯片的仰视图；图3绘示图1的覆晶封装基板的局部俯视图；图4A绘示本实用新型的较佳实施例的覆晶封装基板的局部俯视图；图4B绘示图4A的覆晶封装基板，其第一导线层局部区域A的放大示意图；
图4C绘示图4B的覆晶封装基板，其第二导线层局部区域A的放大示意图；图5A绘示本实用新型的较佳实施例的覆晶芯片的俯视图；以及图5B绘示图5A的局部区域B的放大示意图。
图标说明10芯片 12主动表面14焊垫 14a信号焊垫14b电源焊垫 14c接地焊垫14d核心电源/接地焊垫 20覆晶封装基板21顶面 22底面23、23a～23c导线层 24凸块垫24a信号凸块垫24b电源凸块垫24c接地凸块垫24d核心电源/接地凸块垫 25焊球垫26绝缘层 27、27a、27b焊罩层28导电插塞 28a镀通插塞28b导通插塞30凸块40焊球100覆晶封装基板 102顶面104第一导线层106第二导线层110核心凸块垫群组112核心电源/接地凸块垫 120内层凸块垫排120a电源凸块垫排120b信号凸块垫排120c接地凸块垫排122内层凸块垫122a电源凸块垫 122b信号凸块垫122c接地凸块垫 124插塞垫126导线 128板状导电结构130外层凸块垫排 130a第一外层凸块垫排130b第二外层凸块垫排130c.第三外层凸块垫排132外层凸块垫 134导线136外层凸块垫环 136a第一外层凸块垫环
136b第二外层凸块垫环 136c第三外层凸块垫环140覆晶区域边缘200芯片 202主动表面210核心焊垫群组 212核心电源/接地焊垫220内层焊垫排 220a电源焊垫排220b信号焊垫排 220c接地焊垫排222内层焊垫 222a电源焊垫222b信号焊垫222c接地焊垫230外层焊垫排 230a第一外层焊垫排230b第二外层焊垫排 230c第三外层焊垫排232外层焊垫 236外层焊垫环236a第一外层焊垫环 236b第二外层焊垫环236c第三外层焊垫环 240芯片边缘具体实施方式
请同时参考图4A、4B，其中图4A绘示本实用新型的较佳实施例的覆晶封装基板的局部俯视图，而图4B绘示图4A的覆晶封装基板，其第一导线层的局部区域A的放大示意图。覆晶封装基板100由多层导线层及多层绝缘层相互交错叠合而成，其中绝缘层配置于二相邻的导线层之间，用以隔离这些导线层，并利用导电插塞贯穿绝缘层，用以电性连接二层或二层以上的导线层。覆晶封装基板100的顶面102至少配设一核心凸块垫群组110及多个内层凸块垫排120及多个外层凸块垫排130，其均由覆晶封装基板100的第一导线层104(如图1的导线层23a)所构成，即由覆晶封装基板100的最顶层的导线层所构成。其中，核心凸块垫群组110包括多个核心电源/接地凸块垫112(如图4B所示)，用以让凸块配置其上。此外，这些内层凸块垫120排依序排列于核心凸块垫群组110的同一侧的外围，且这些内层凸块垫排120的一端邻近核心凸块垫群组110，另一端则相对远离核心凸块垫群组110，而这些内层凸块垫排120分别具有多个内层凸块垫122(如图4B所示)，并且同一内层凸块垫排120所具有的内层凸块垫122的功能类型相同，例如同样为电源凸块垫122a、信号凸块垫122b或是接地凸块垫122c，使得这些内层凸块垫排120可为电源凸块垫排120a、信号凸块垫排120b或接地凸块垫排120c。
请同样参考图4A、4B，为了提升覆晶封装基板100的电气效能，更可将不同功能类型的内层凸块垫排122依序间隔配置于核心凸块垫群组110的同一侧的外围，并在电源凸块垫排120a及接地凸块垫排120c之间配置至少一个信号凸块垫排120b，亦即将电源凸块垫排120a及接地凸块垫排120c穿插配置于这些信号凸块垫排120b之间，使得信号凸块垫排120b的信号凸块垫122b所参考的电源及接地将更为平均。
请同样参考图4A、4B，内层凸块垫122经由导线126而电性连接至一插塞垫124，即图1的导电插塞28的顶层，再经由图1的导电插塞28而电性连接至图1的第二导线层23c。值得注意的是，对于同一电源凸块垫排120a的所有电源凸块垫122a，而言，可利用一板状导电结构128，将同一电源凸块垫排120a的所有的电源凸块垫122a相互电性连接，并同时形成插塞垫124及导线126，因而增加覆晶封装基板100的供电面积。同样地，同一接地凸块垫排120c的接地凸块垫122c亦可利用一板状导电结构128来达到相同的目的，因而增加覆晶封装基板100的接地面积。
请同时参考图4B、4C，其中图4C绘示图4B的覆晶封装基板，其第二导线层的局部区域A的放大示意图。同样地，为了增加覆晶封装基板100的供电面积，可对应图4B的电源凸块垫排120a及接地凸块垫排120c，而在第二导电层106(如图1的导线层的次顶层者，即导电层23c)上形成板状导电结构128，故可使得电源凸块垫排120a的电源凸块垫122a，或是接地凸块垫排120c的接地凸块垫122c，可经由第二导线层106的板状导电结构128而相互电性连接。
接下来，请再同时参考图4A、4B，覆晶封装基板100的顶面102更配设有多个外层凸块垫排130，其同样由覆晶封装基板100的第一导线层104(如图1的导线层23a)所构成，即由覆晶封装基板100的最顶层的导线层23所构成，其中这些外层凸块垫排130分别包括多个外层凸块垫132，例如作为信号凸块垫。值得注意的是，这些外层凸块垫排130的排列方向约略垂直这些内层凸块垫排120的排列方向，使得这些外层凸块垫排130由内而外依序排列于核心凸块垫群组110的同一侧的外围，也就是这些外层凸块垫排130由内而外依序排列于内层凸块垫排120的远离核心凸块垫群组110的一端的外围，并且这些外层凸块垫排130由内而外依序为第一外层凸块垫排130a、第二外层凸块垫排130b及第三外层凸块垫排130c，而这些外层凸块垫排130的外层凸块垫132均经由导线134而扇出(fan out)至覆晶区域边缘140的外。
请再同时参考图4A、4B，由于第一外层凸块垫排130a的外层凸块垫132与相邻的这些内层凸块垫120之间并无导线134通过，故可将第一外层凸块垫排130a的外层凸块垫132与相邻的内层凸块垫122的间距设定为制程能力所允许的最短间距，例如为150～200微米。此外，第一外层凸块垫排130a的外层凸块垫132与第二外层凸块垫排130b的外层凸块垫132之间亦同样无导线134通过，故可将第一外层凸块垫排130a的外层凸块垫132与第二外层凸块垫排130b的外层凸块垫132的间距设定为制程能力所允许的最短间距，例如为150～200微米。
请再同时参考图4A、4B，第二外层凸块垫排130b的相邻二外层凸块垫132之间将通过一条导线134，所以第二外层凸块垫排130b的相邻二外层凸块垫132的最短间距可容许至少一条导线134通过。并且，第二外层凸块垫排130b的外层凸块垫132与第三外层凸块垫排130c的外层凸块垫132之间将通过一条导线134，所以第二外层凸块垫排130b的外层凸块垫132与第三外层凸块垫排130c的外层凸块垫132的最短间距可容许至少一条导线134通过。再者，第三外层凸块垫排130c的相邻二外层凸块垫132之间将通过二条导线134，所以第三外层凸块垫排130c的相邻二外层凸块垫132的最短间距可容许至少二条导线134通过。值得注意的是，外层凸块垫132将不按照公知的规则性排列，反而是对应任二外层凸块垫132的最短间距，而配置于覆晶封装基板100的顶面102，故可缩小内层凸块垫122与外层凸块垫132之间距，以及相邻二外层凸块垫132的间距，因而缩小覆晶封装基板100的顶面102的覆晶接合区域。
请再参考图4A，第一导线层104具有多个外层凸块垫环136，其包括如图4B所示的多个外层凸块垫132，并以核心凸块垫群组110为中心，而呈同心环状排列于核心凸块垫群组110的外围，且这些外层凸块垫环136的部分分别为这些外层凸块垫排130，例如第一外层凸块垫环136a的部分为第一外层凸块垫排130a，而第二外层凸块垫环136b的部分为第二外层凸块垫排130b，且第三外层凸块垫环136c的部分为第三外层凸块垫排130c。
本实用新型的较佳实施例的覆晶封装基板将信号凸块垫、电源凸块垫及接地凸块垫分组成许多内层凸块垫排，并依序排列于由核心凸块垫群组的同一侧的外围，使得电源凸块垫排及接地凸块垫排穿插配设于信号凸块垫排之间，用以提升覆晶封装基板的电气效能，进而提升芯片封装于此覆晶封装基板之后的电气效能。此外，本实用新型的较佳实施例的覆晶封装基板更可对应二相邻外层凸块垫的最短间距来规划外层凸块垫的位置，用以缩小覆晶封装基板的覆晶接合区域。
为了对应本实用新型的较佳实施例的覆晶封装基板，本实用新型更提出一种覆晶芯片，用以对应接合至上述的覆晶封装基板上。请同时参考图5A、5B，其中图5A绘示本实用新型的较佳实施例的覆晶芯片的俯视图，而图5B绘示图5A的局部区域B的放大示意图。同样地，芯片200具有一主动表面202，即图1的芯片10的主动表面12，其中主动表面202泛指芯片200的具有主动组件(active component)的一面。此外，芯片200更具有一核心焊垫群组210，其包括多个核心电源/接地焊垫212(如图5B所示)。另外，芯片200更具有多个内层焊垫排220，其配置于芯片200的主动表面202，并依序位于核心焊垫群组210的同一侧的外围，且这些内层焊垫排220的一端邻近核心焊垫群组210，而这些内层焊垫排220分别具有多个内层焊垫222。值得注意的是，同一内层焊垫排220所具有的内层焊垫222的功能类型相同，例如同样为电源焊垫222a、信号焊垫222b或是接地焊垫222c，使得这些内层凸块垫排220可为电源凸块垫排220a、信号凸块垫排220b或接地凸块垫排220c。
请再同样参考图5A、5B，为了提升芯片200的电气效能，更可将不同功能类型的内层焊垫排220依序间隔配置于核心焊垫群组210的同一侧的外围，并在电源焊垫排220a及接地焊垫排220c之间配置至少一个信号焊垫排220b，亦即将电源焊垫排220a及接地焊垫排220c穿插配置于这些信号焊垫排220b之间，使得信号焊垫排220b的信号焊垫222b所参考的电源及接地将更为平均。
接下来，请再同样参考图5A、5B，芯片200的主动表面202更配设有多个外层焊垫排230，用以对应第4A、4B图的覆晶封装基板的外层凸块垫排130，而这些外层焊垫排230分别包括多个外层焊垫232，例如作为信号焊垫。值得注意的是，这些外层焊垫排230的排列方向约略垂直这些内层焊垫排220的排列方向，使得这些外层焊垫排230由内而外依序排列于核心焊垫群组210的同一侧的外围，也就是这些外层焊垫排230由内而外依序排列于内层焊垫排220的远离核心焊垫群组210的一端的外围。其中，这些外层焊垫排230由内而外依序为第一外层焊垫排230a、第二外层焊垫排230b及第三外层焊垫排230c。
请同时参考图4B、5B，芯片200的内层焊垫222及外层焊垫232的位置对应于覆晶封装基板100的内层凸块垫122及外层凸块垫132的位置。值得注意的是，由于覆晶封装基板的外层凸块垫132不按照公知的规则性排列，反而是对应任二外层凸块垫132的最短间距，而配置于覆晶封装基板100的顶面102，故可缩小内层凸块垫122与外层凸块垫132的间距，以及相邻二外层凸块垫132的间距，因而缩小覆晶封装基板100的顶面102的覆晶接合区域，如此将可对应缩短芯片200的外层焊垫232的间距，并同时缩小芯片200的面积，进而降低单颗芯片200的制作成本。
请再参考图5A，为了对应图4A的覆晶封装基板100的多个外层凸块垫环136，芯片200亦可具有多个外层焊垫环236，其包括如图5B所示的多个外层焊垫232，并以核心焊垫群组210为中心，而呈同心环状排列于核心焊垫群组210的外围，且这些外层焊垫环236的部分分别为这些外层凸块垫排230，例如第一外层焊垫环236a的部分为第一外层焊垫排230a，而第二外层焊垫环236b的部分为第二外层焊垫排230b，且第三外层焊垫环236c的部分为第三外层焊垫排230c。
本实用新型的较佳实施例的覆晶芯片将信号焊垫、电源焊垫及接地焊垫分成许多内层焊垫排，并依序排列于由核心焊垫群组的同一侧的外围，使得电源焊垫排及接地焊垫排穿插配设于信号焊垫排之间，用以提升芯片于封装之后的电气效能。此外，由于本实用新型的较佳实施例的覆晶封装基板更可对应二相邻外层凸块垫的最短间距来规划外层凸块垫的位置，因而缩小覆晶封装基板的所需要的覆晶接合面积，其中外层凸块垫可为信号凸块垫，如此将可对应缩短芯片的外层焊垫的间距，并同时缩小芯片的面积，进而降低单颗芯片的制作成本。
综上所述，本实用新型的覆晶封装基板将电源凸块垫及接地凸块垫集中分布于核心凸块垫的外围，而为电源凸块垫排及接地凸块垫排，并可将电源凸块垫排及接地凸块垫排分别穿插于由信号凸块垫所构成的多个信号凸块垫排之间，故可增加覆晶封装基板的供电面积及接地面积，并使得信号凸块垫所参考的电源及接地较为平均，因而提升覆晶封装基板的电气效能。此外，本实用新型更对应上述的覆晶封装基板而提出一种覆晶芯片，其主动表面上的所有焊垫均对应于上述的覆晶封装基板的所有凸块垫，使得信号焊垫所参考的电源及接地较为平均，因而提升覆晶芯片于封装之后的电气效能。
本实用新型的覆晶封装基板更将第一导线层的部分经由第一导线层的导线而扇出至覆晶接合区域以外的凸块垫，对应相邻二凸块垫的最短间距而配置于覆晶封装基板上，如此将可有效缩小覆晶封装基板所需的覆晶接合面积。此外，本实用新型更对应上述的覆晶封装基板而提出一种覆晶芯片，同样地，其主动表面上的所有焊垫对应于上述的覆晶封装基板的所有凸块垫，如此将可对应缩短芯片的外层焊垫的间距，并同时缩小芯片的面积，进而降低单颗芯片的制作成本。
虽然本实用新型已以一较佳实施例公开，然其并非用以限定本实用新型，任何本领域的普通技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围以权利要求为准。
权利要求1.一种覆晶封装基板，其特征在于，包括图案化的多个导线层，依序相互重叠；至少一绝缘层，配设于二相邻的这些导线层之间，隔离这些导线层，并与这些导线层相互交错叠合；以及至少一导电插塞，贯穿该绝缘层，电性连接这些导电层，其中这些导线层的最顶层具有一核心凸块垫群组；多个内层凸块垫排，依序排列于该核心凸块垫群组的外围，且这些内层凸块垫排的一端邻近该核心凸块垫群组，而这些内层凸块垫排分别具有多个内层凸块垫，且这些内层凸块垫排分别为选自于由信号凸块垫排、电源凸块垫排及接地凸块垫排所组成族群之一；以及多个外层凸块垫排，由内而外依序排列于这些内层凸块垫排的另一端的外围，且这些外层凸块垫排分别具有多个外层凸块垫，而这些外层凸块垫排由内而外依序为第一外层凸块垫排、第二外层凸块垫排及第三外层凸块垫排，其中该第二外层凸块垫排的该些外层凸块垫的最短间距可容许该导线层的至少一导线通过，且该第二外层凸块垫排的这些外层凸块垫与第三外层凸块垫排的这些外层凸块垫的最短间距可容许该导线层的至少一导线通过，而该第三外层凸块垫排的这些外层凸块垫的最短间距可容许该导线层的至少二导线通过。
2.如权利要求1所述的覆晶封装基板，其特征在于，该核心凸块垫群组具有多个核心电源/接地凸块垫。
3.如权利要求1所述的覆晶封装基板，其特征在于，这些电源凸块垫排的这些内层凸块垫经由这些导线层的最顶层者相互电性连接。
4.如权利要求1所述的覆晶封装基板，其特征在于，这些接地凸块垫排的这些内层凸块垫经由这些导线层的最顶层者相互电性连接。
5.如权利要求1所述的覆晶封装基板，其特征在于，这些电源凸块垫排的这些内层凸块垫经由这些导线层的次顶层者而相互电性连接。
6.如权利要求1所述的覆晶封装基板，其特征在于，这些接地凸块垫排的这些内层凸块垫经由这些导线层的次顶层者而相互电性连接。
7.如权利要求1所述的覆晶封装基板，其特征在于，任一这些电源凸块垫排及任一这些接地凸块垫排之间配置至少一这些信号凸块垫排。
8.如权利要求1所述的覆晶封装基板，其特征在于，这些外层凸块垫为信号凸块垫。
9.一种覆晶芯片，适于接合至一覆晶封装基板，其特征在于，该覆晶封装基板具有图案化的多个导线层，依序相互重叠；至少一绝缘层，配设于二相邻的这些导线层之间，隔离这些导线层，并与这些导线层相互交错叠合；以及至少一导电插塞，贯穿该绝缘层，电性连接这些导电层，其中这些导线层的最顶层具有一核心凸块垫群组；多个内层凸块垫排，依序排列于该核心凸块垫群组的外围，且这些内层凸块垫排的一端邻近该核心凸块垫群组，而这些内层凸块垫排分别具有多个内层凸块垫，且这些内层凸块垫排分别为选自于由信号凸块垫排、电源凸块垫排及接地凸块垫排所组成族群之一；以及多个外层凸块垫排，由内而外依序排列于这些内层凸块垫排的另一端的外围，且这些外层凸块垫排分别具有多个外层凸块垫，而这些外层凸块垫排由内而外依序为第一外层凸块垫排、第二外层凸块垫排及第三外层凸块垫排，其中该第二外层凸块垫排的该些外层凸块垫的最短间距可容许该导线层的至少一导线通过，且该第二外层凸块垫排的这些外层凸块垫与第三外层凸块垫排的这些外层凸块垫的最短间距可容许该导线层的至少一导线通过，而该第三外层凸块垫排的这些外层凸块垫的最短间距可容许该导线层的至少二导线通过，该覆晶芯片具有一主动表面，且该覆晶芯片更具有一核心焊垫群组，对应该核心凸块垫群组，而配置于该主动表面；多个内层焊垫排，分别对应这些内层凸块垫排的位置，而配置于该主动表面，且这些内层焊垫排分别具有多个内层焊垫，其位置分别对应于这些内层凸块垫的位置，并且这些内层焊垫排对应这些内层凸块垫排，而分别为选自于由信号焊垫排、电源焊垫排及接地焊垫排所组成族群之一；以及多个外层焊垫排，分别对应这些外层凸块垫排的位置，而配置于该主动表面，且这些外层焊垫排分别具有多个外层焊垫，其位置分别对应于这些外层凸块垫的位置。
10.如权利要求9所述的覆晶芯片，其特征在于，该核心凸块垫群组具有多个核心电源/接地凸块垫，且该核心焊垫群组具有多个核心电源/接地焊垫，其位置分别对应于这些核心电源/接地凸块垫的位置。
11.如权利要求9所述的覆晶芯片，其特征在于，任一这些电源焊垫排及任一这些接地焊垫排之间配置至少一信号焊垫排。
12.如权利要求9所述的覆晶芯片，其特征在于，这些外层焊垫为信号焊垫。
专利摘要本实用新型涉及一种覆晶封装基板，主要将信号凸块垫、电源凸块垫及接地凸块垫分组成许多内层凸块垫排，并依序排列于由核心凸块垫群组的同一侧的外围，使得电源凸块垫排及接地凸块垫排穿插配设于信号凸块垫排之间，用以提升芯片接合至覆晶封装基板之后的电气效能。此外，覆晶封装基板更对应二相邻外层凸块垫的最短间距来规划外层凸块垫的位置，用以缩小覆晶封装基板的覆晶接合区域。另外，覆晶芯片对应上述的覆晶封装基板的凸块垫的位置，而将多个焊垫配置于芯片的主动表面上，用以提升芯片的电气效能，并同时缩小芯片的面积。
文档编号H01L23/14GK2566455SQ0224099
公开日2003年8月13日 申请日期2002年7月4日 优先权日2002年7月4日
发明者许志行 申请人:威盛电子股份有限公司