专利名称：浮置栅极存储单元及其制造方法
技术领域：
本发明涉及一种浮置栅极存储单元(floating gate memory cell)及其制造方法，且特别是涉及一种可降低晶体管不定抹除频率的浮置栅极存储单元及其制造方法。
背景技术：
可储存非挥发性信息的集成电路内存(IC memory)的其中一种类型称为可抹除可程序只读存储器(erasable programmable ROM，EPROM)，此种类型的内存允许使用者可写入程序、或抹除程序后再重复写入。EPROM的其中一种类型称为N-通道的金属氧化物半导体场效晶体管(N-channelMOSFET)，如第1、2图所示。浮置栅极的晶体管(floating gate transistor)10具有两个由多晶硅(polysilicon)所制成的栅极(gate)12和14。一般沉积多晶硅，是在高温下大约520～700℃藉由低压化学气相沉积法(low pressurechemical vapor deposition，LPCVD)，对硅甲烷(silane，SiH4)或二硅甲烷disilane(Si2H6)进行热分解(pyrolysis)。若多晶硅在低温下例如520℃沉积，所形成的多晶硅为无晶状的(amorphous)，此无晶形的多晶硅在后续的高温制造工艺，如高达900～1000℃的退火(annealing)步骤，会再结晶。栅极14为浮置栅极(floating gate)，栅极12为选择或控制栅极(select or control gate)。晶体管10中，基板16具有一源极(source)18和一漏极(drain)20，且两者以一通道(channel)22隔离。至于浮置栅极14和通道22之间是利用一第一绝缘层24，又称栅极氧化层(gate oxide)而隔离；控制栅极12和浮置栅极14之间是利用一第二绝缘层26而隔离。
图1绘示一种程序化时(programming mode)的晶体管。图1中的箭号代表信道热电子自靠近漏极20的通道22注入浮置栅极14，且穿过第一绝缘层24，而最后陷于浮置栅极14内。浮置栅极14内负电荷的存在会造成读取晶体管时临限电压(threshold voltage)的提高，即使电源关闭，读取后的晶体管仍然维持读取的状态。一般预估这种维持读取的状态可以达100年之久。图2绘示一种处于抹除状态时(erase mode)的晶体管。图2中的箭号表示Fowler-Nordheim(FN)电子穿遂电流穿过第一绝缘层24而回到源极18(或沿着通道22)。读取晶体管10时，是对控制栅极12施以一电压，其电压值介在高临限电压与低临限电压之间。若晶体管10被读取时，储存的信号等于“0”，晶体管不导通。若晶体管10没有被读取时，储存的信号等于“1”，晶体管10可自由导通。
对于在集成电路内存中的单个浮置栅极的晶体管(floating gate transistor)而言，最常见的失败型态之一称为不定抹除(erratic erase)。此种不定的浮置栅极的晶体管在进行抹除动作时，会出现不稳定和超出预期的行为。比方说，此种不定抹除会造成晶体管过度抹除(over erase)的情形，而使存储单元(memory cell)陷在“1”的状态而无法被读取。
发明内容
有鉴于此，本发明的目的就是在提供一种浮置栅极存储单元及其制造方法，藉由降低构成浮置栅极的多晶硅粒径，而减少组件出现不定抹除(erratic erase)的频率。
根据本发明的第一目的，提出一种浮置栅极存储单元(floating gatememory cell)，包括一基板，且基板有一漏极(drain)和一源极(source)并以一通道(channel)隔绝；一浮置栅极，位于通道上方并以一第一绝缘层隔离；和一控制栅极(control gate)，位于浮置栅极上方并以一第二绝缘层隔离。此浮置栅极，至少部分为一微晶粒的多晶硅材质，且具有一粒径尺寸范围约在50～500之间。另外，粒径尺寸范围亦可约为50～300、或200～500之间。
根据本发明的第二目的，提出一种形成多晶硅浮置栅极(polysiliconfloating gate)的方法，于制造浮置栅极存储单元时，利用沉积程序而形成。首先，选择一反应气体，和选择性地(optionally)选择一第二气体Z，并应用于沉积程序期间，反应气体主要为SiX、SiY或两者以一适当比例混合，且X、Y、Z至少有一者包括氘(deuterium，D)；接着，利用反应气体/第二气体，形成一具微晶粒结构的多晶硅浮置栅极。其中，X至少包括H4，H2Cl2，HCl3，D4，D2Cl2，D3Cl其中之一。Y至少包括H6，H4Cl2，H2Cl4，D6，D4Cl2，D2Cl4其中之一。Z至少包括D2，H2，D3其中之一，主要用来作降低粒径之用。另外，可于沉积程序中，一次沉积出所需的具微晶粒结构的多晶硅浮置栅极。或者，可先沉积出一无晶形硅(amorphous silicon)作为该浮置栅极，再对无晶形硅进行处理，以形成一所需的微晶粒结构。
根据本发明的第三目的，提出一种制造一浮置栅极存储单元时，利用一沉积程序而形成一多晶硅浮置栅极的方法。首先，选择一反应气体，和选择性地选择一第二气体，并应用于沉积程序期间以形成浮置栅极，反应气体为SiX，第二气体为Y；令X至少包括H4，H2Cl2，HCl3，D4，D2Cl2，D3Cl其中之一，Y至少包括D2，H2，D3其中之一，以实施该选择步骤；接着，再利用反应气体/第二气体，形成一具微晶粒结构的多晶硅浮置栅极。其中，形成步骤可能更包括沉积一无晶形硅以作为浮置栅极；和对无晶形硅进行处理以形成一所需的微晶粒结构，其粒径尺寸范围约为200～500之间。
根据本发明的第四目的，提出一种制造一浮置栅极存储单元时，利用一沉积程序而形成一多晶硅浮置栅极的方法。首先，选择一反应气体，和选择性地选择一第二气体，并应用于沉积程序期间以形成浮置栅极，反应气体为Si2X，第二气体为Y；令X至少包括H6，H4Cl2，H2Cl4，D6，D4Cl2，D2Cl4其中之一，Y至少包括D2，H2，D3其中之一，以实施该选择步骤；接着，再利用反应气体/第二气体，形成一具微晶粒结构的多晶硅浮置栅极。其中，形成步骤可能更包括沉积一无晶形硅以作为浮置栅极；和对无晶形硅进行处理以形成一所需的微晶粒结构，其粒径尺寸范围约为200～500之间。
根据本发明的第五目的，提出一种制造一浮置栅极存储单元时，利用一沉积程序而形成一多晶硅浮置栅极的方法。浮置栅极存储单元包括一基板，基板有一漏极和一源极且以一通道隔绝；一浮置栅极，位于通道上方并以一第一绝缘层隔离；和一控制栅极，位于浮置栅极上方并以一第二绝缘层隔离。此方法包括步骤如下首先，选定一沉积环境，包括选择一反应气体、一反应气体流量、一沉积压力及一沉积时间；接着，形成至少部分为微晶粒结构之一多晶硅浮置栅极，且具有粒径尺寸约50～500之间。另外，也可能形成整个为微晶粒结构的多晶硅浮置栅极。形成的粒径尺寸亦可能因沉积环境的不同而落在约50～300之间。反应气体主要为SiX、SiY或两者以一适当比例混合，或选择性地再加上一第二气体Z，且X、Y、Z至少有一者包括氘(deuterium，D)。其中，X至少包括H4，H2Cl2，HCl3，D4，D2Cl2，D3Cl其中之一。Y至少包括H6，H4Cl2，H2Cl4，D6，D4Cl2，D2Cl4其中之一。Z至少包括D2，H2，D3其中之一。
为使本发明的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明如下。
图1绘示一种程序化时(programming mode)的晶体管；图2绘示一种处于抹除状态时(erase mode)的晶体管；图3为图1的晶体管的部分放大示意图；及图4为依照本发明一优选实施例所制造出的浮置栅极晶体管的部分示意图。
附图标号说明10晶体管12控制栅极14、14A浮置栅极16基板18源极20漏极22通道24第一绝缘层26第二绝缘层28多晶硅的颗粒28A多晶硅的微晶粒30、30A氧化谷具体实施方式
对浮置栅极的晶体管，其不定抹除时会造成晶体管过度抹除的情形，而使存储单元(memory cell)陷在“1”的状态而无法被读取，本发明是针对此问题，做进一步的解决和改善。本发明是以微晶粒作为浮置栅极，位于第一绝缘层上方的微晶粒，其材质为多晶硅，并控制在某一粒径范围。此种设计不但可消除晶体管不定抹除的状况，更使其具有一致的抹除速度。
图3为图1的晶体管的部分放大示意图。粒径相当大的多晶硅颗粒28排列于第一绝缘层24上方以形成浮置栅极14。传统的沉积方式所形成的多晶硅，其粒径范围约在600～3000之间。并且，在第一绝缘层24与两个多晶硅颗粒28的交界处，还形成所谓氧化谷(oxide valley)30。
图4为依照本发明一优选实施例所制造出的浮置栅极晶体管的部分示意图。大致而言，依本发明所制造出的晶体管主要与传统的浮置栅极晶体管10相同，但本发明的浮置栅极14A是由粒径更小的多晶硅微粒28A所组成，且具有较小的氧化谷30A。氧化谷为一高密度的氧化磷(phosphorousoxide)区域。浮置栅极14A由多个多晶硅的微晶粒28A所组成，其粒径范围约在50～500，且优选的约在50～300之间。相较于图3，较小的微晶粒28A可导致较小的氧化谷30A产生。小粒径的微晶粒28A可降低晶体管不定抹除的可能性，更使晶体管具有相同的抹除速度。另外，较小的氧化谷可减少阻障层高度、或是降低电子陷于多晶硅/二氧化硅界面的机率。如图4所示的微晶粒28A，其粒径不是那么规则，因此可藉由热电子冲击(hotelectron impingement)帮助晶体管10对抗电子卡陷的情形。
本发明是以低压化学气相沉积法(low pressure chemical vapordeposition，LPCVD)进行多晶硅的沉积。其中一种LPCVD称为炉管制造工艺(furuace process)，是在温度500～700℃，压力0.1mtorr～5torr下进行。另一种LPCVD称为单晶片制造工艺(single wafer process)，是在温度580～800℃，压力10～500torr下进行。浮置栅极可以依照所需要的多晶硅微粒结构沉积而成。然而，若在低于580℃的温度下进行沉积，形成的浮置栅极可能会变成无晶状，而需要再处理，例如回火(annealing)，以得到所需的多晶硅微粒结构；此种情况下，所造成的粒径范围约在200～500之间。本发明并不以LPCVD为限，也可利用其它沉积方法，例如等离子增强式化学气相沉积法(plasma enhance chemical vapor deposition，PECVD)，得到所需的浮置栅极微粒结构。
在集成电路内存组件中，形成本发明的浮置栅极的步骤大部分与传统方式相仿。不过，本发明的技术特征为形成多晶硅的浮置栅极14A时通入一反应气体，在沉积期间亦可选择性地通入一第二气体。反应气体主要为SiX、SiY、或两者依适当比例混合；第二气体为Z。其中，X，Y，Z至少一者包含氘(deuterium，D)。X至少包括H4，H2Cl2，HCl3，D4，D2Cl2，D3Cl其中之一。Y至少包括H6，H4Cl2，H2Cl4，D6，D4Cl2，D2Cl4其中之一。Z至少包括D2，H2，D3其中之一。
在选出反应气体(/第二气体)后，比较SiH4，SiH4/H2，SiH4/D2，SiD4/H2，及SiD4/D2的使用结果。测试条件为温度640～770℃，压力200～400torr，SiH4气体流量控制范围10～1000sccm。
使用SiH4-(1)产生的浮置栅极14A并没有所需的多晶硅微粒结构，及(2)产生的浮置栅极14A无法藉由热电子冲击对抗电子卡陷的情形。
使用SiH4/H2-(1)产生的浮置栅极14A有所需的多晶硅微粒结构，及(2)产生的浮置栅极14A无法藉由热电子冲击对抗电子卡陷的情形。
使用SiH4/D2-(1)产生的浮置栅极14A有所需的多晶硅微粒结构，及(2)产生的浮置栅极14A可藉由热电子冲击对抗电子卡陷的情形。
使用SiD4/H2-(1)产生的浮置栅极14A有所需的多晶硅微粒结构，及(2)产生的浮置栅极14A可藉由热电子冲击对抗电子卡陷的情形。
使用SiD4/D2-(1)产生的浮置栅极14A有所需的多晶硅微粒结构，及(2)产生的浮置栅极14A可藉由热电子冲击对抗电子卡陷的情形。
在上述情形中，又以SiD4/D2呈现最佳结果。
根据实验结果，H2气流对的多晶硅微粒的影响为通入的H2气流量愈大，粒径则愈小。例如，温度720℃，压力250torr的测试条件下，在单晶片反应室(single-wafer POLYgen chamber)内以SiH4/H2进行24秒的沉积，且沉积的浮置栅极厚度为1000。当SiH4/H2气体流量比为100/0sccm时，多晶硅微粒的粒径范围约为600～800。当SiH4/H2气体流量比为100/1000sccm时，多晶硅微粒的粒径范围约为200～400。当SiH4/H2气体流量比为100/2000sccm时，形成多晶硅微粒的粒径范围约为50～200。另一个例子的测试条件为在温度640℃，压力275torr，于单晶片反应室内以SiH4/H2进行38秒的沉积，且沉积的浮置栅极厚度为1000。再于温度950℃和氮气环境下进行30秒的快速热制造工艺(RTP)。当SiH4/H2气体流量比为200/0sccm时，多晶硅微粒的粒径范围约为800～1000。当SiH4/H2气体流量比为200/1000sccm时，形成多晶硅微粒的粒径范围缩小至约为400～600。当SiH4/H2气体流量比为200/2000sccm时，形成多晶硅微粒的粒径范围更缩小至约为200～300。
另外，值得注意的是，如上所述的内存抹除方法不限于实施例中图示所表示的源极抹除方法(Source erase)，此制造工艺亦可应用在以通道抹除方法(Channel Erase)为内存抹除方法的多晶硅浮置栅极(polysilicon floatinggate)。
综上所述，虽然本发明已结合优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当视后附的权利要求的范围所界定者为准。
权利要求
1.一种浮置栅极存储单元(floating gate memory cell)，包括一基板，该基板有一漏极(drain)和一源极(source)且以一通道(channel)隔绝；一浮置栅极，位于该通道上方并以一第一绝缘层隔离；和一控制栅极(control gate)，位于该浮置栅极上方并以一第二绝缘层隔离，该存储单元的特征在于于第一绝缘层上方的该浮置栅极，至少部分为一微晶粒的多晶硅材质，且具有一粒径尺寸范围在50～500之间。
2.如权利要求1所述的浮置栅极存储单元，其中，该浮置栅极整个均为一微晶粒的多晶硅材质，且该粒径尺寸范围在50～500之间。
3.如权利要求1所述的浮置栅极存储单元，其中，该粒径尺寸范围在50～300之间。
4.如权利要求1所述的浮置栅极存储单元，其中，粒径尺寸范围在200～500之间。
5.如权利要求1所述的浮置栅极存储单元，其中，该微晶粒的多晶硅材质为一未掺杂的(undoped)多晶硅材料。
6.如权利要求1所述的浮置栅极存储单元，其中，该微晶粒的多晶硅材质为一立即掺入杂质的多晶硅(in-situ doped-process doped material)。
7.如权利要求1所述的浮置栅极存储单元，其中，该微晶粒的多晶硅材质为一具离子注入的未掺杂多晶硅(undoped process with implant)。
8.一种制造一浮置栅极存储单元时，利用一沉积程序而形成一多晶硅浮置栅极(polysilicon floating gate)的方法，包括以下步骤选择一反应气体，和选择性地(optionally)选择一第二气体Z，并应用于该沉积程序期间，该反应气体主要为SiX、SiY或两者以一适当比例混合，且X、Y、Z至少有一者包括氘(deuterium，D)；及利用该反应气体/该第二气体，形成一具微晶粒结构的多晶硅浮置栅极。
9.如权利要求8所述的形成多晶硅浮置栅极的方法，其中选择气体的步骤中，X至少包括H4，H2Cl2，HCl3，D4，D2Cl2，D3Cl其中之一。
10.如权利要求8所述的形成多晶硅浮置栅极的方法，其中选择气体的步骤中，Y至少包括H6，H4Cl2，H2Cl4，D6，D4Cl2，D2Cl4其中之一。
11.如权利要求8所述的形成多晶硅浮置栅极的方法，其中选择气体的步骤中，Z至少包括D2，H2，D3其中之一。
12.如权利要求8所述的形成多晶硅浮置栅极的方法，其中选择气体的步骤中，该反应气体/该第二气体为SiD4/D2。
13.如权利要求8所述的形成多晶硅浮置栅极的方法，其中选择气体的步骤中，该反应气体/该第二气体为Si2D6/D2。
14.如权利要求8所述的形成多晶硅浮置栅极的方法，其中选择气体的步骤中，该反应气体/该第二气体至少为SiD4/D2，SiD4/H2，SiH4/D2其中之一。
15.如权利要求8所述的形成多晶硅浮置栅极的方法，其中选择气体的步骤中，该反应气体/该第二气体至少为Si2D6/D2，Si2D6/H2，Si2H6/D2其中之一。
16.如权利要求8所述的形成多晶硅浮置栅极的方法，其中，该形成步骤包括沉积一无晶形硅(amorphous silicon)以作为该浮置栅极；和对该无晶形硅进行处理，以形成一所需的微晶粒结构。
17.如权利要求16所述的形成多晶硅浮置栅极的方法，其中，实施该处理步骤后，该微晶粒的多晶硅浮置栅极具有一粒径尺寸范围为200～500之间。
18.如权利要求16所述的形成多晶硅浮置栅极的方法，其中该处理步骤是使该无晶形硅的浮置栅极受热超过600℃的温度。
19.如权利要求8所述的形成多晶硅浮置栅极的方法，其中，沉积多晶硅材质时亦同时形成一所需的多晶硅微粒结构。
20.如权利要求8所述的形成多晶硅浮置栅极的方法，其中选择气体步骤与形成步骤均于一低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)制造工艺下进行。
21.如权利要求20所述的形成多晶硅浮置栅极的方法，其中该低压化学气相沉积制造工艺可于炉管制造工艺、或单晶片制造工艺中进行。
22.如权利要求8所述的形成多晶硅浮置栅极的方法，其中，应用于一炉管制造工艺(furnace process)中的该低压化学气相沉积制造工艺，其操作压力为0.1milliTorr～5Torr，操作温度为500～700℃。
23.如权利要求8所述的形成多晶硅浮置栅极的方法，其中，应用于一单晶片制造工艺(single wafer process)中的该低压化学气相沉积制造工艺，其操作压力为10Torr～500Torr，操作温度为580～800℃。
24.如权利要求8所述的形成多晶硅浮置栅极的方法，其中，形成步骤后的该微晶粒的多晶硅浮置栅极，具有一粒径尺寸范围为50～500之间。
25.如权利要求8所述的形成多晶硅浮置栅极的方法，其中，形成步骤后的该微晶粒的多晶硅浮置栅极，具有一粒径尺寸范围为50～300之间。
26.一种如权利要求8所述的方法所形成的浮置栅极存储单元。
27.一种制造一浮置栅极存储单元时，利用一沉积程序而形成一多晶硅浮置栅极(polysilicon floating gate)的方法，包括以下步骤选择一反应气体，和选择性地(optionally)选择一第二气体，并应用于该沉积程序期间以形成该浮置栅极，该反应气体为SiX，该第二气体为Y；令X至少包括H4，H2Cl2，HCl3，D4，D2Cl2，D3Cl其中之一，Y至少包括D2，H2，D3其中之一，以实施该选择步骤；及利用该反应气体/该第二气体，形成一具微晶粒结构的多晶硅浮置栅极。
28.如权利要求27所述的形成多晶硅浮置栅极的方法，其中，该形成步骤包括沉积一无晶形硅(amorphous silicon)以作为该浮置栅极；和对该无晶形硅进行处理，以形成一所需的微晶粒结构。
29.如权利要求28所述的形成多晶硅浮置栅极的方法，其中，经处理步骤后的该微晶粒的多晶硅浮置栅极，具有一粒径尺寸范围为200～500之间。
30.如权利要求27所述的形成多晶硅浮置栅极的方法，其中，经形成步骤后的该微晶粒的多晶硅浮置栅极，具有一粒径尺寸范围为50～300之间。
31.如权利要求27所述的形成多晶硅浮置栅极的方法，其中，X和Y至少有一者包含氘(deuterium，D)。
32.一种如权利要求27所述的方法所制的浮置栅极存储单元。
33.一种制造一浮置栅极存储单元时，利用一沉积程序而形成一多晶硅浮置栅极(polysilicon floating gate)的方法，包括以下步骤选择一反应气体，和选择性地(optionally)选择一第二气体，并应用于该沉积程序期间以形成该浮置栅极，该反应气体为Si2X，该第二气体为Y；令X至少包括H6，H4Cl2，H2Cl4，D6，D4Cl2，D2Cl4其中之一，Y至少包括D2，H2，D3其中之一，以实施该选择步骤；及利用该反应气体/该第二气体，形成一具微晶粒结构的多晶硅浮置栅极。
34.如权利要求33所述的形成多晶硅浮置栅极的方法，其中，该形成步骤包括沉积一无晶形硅(amorphous silicon)以作为该浮置栅极；和对该无晶形硅进行处理，以形成一所需的微晶粒结构。
35.如权利要求34所述的形成多晶硅浮置栅极的方法，其中，经处理步骤后的该微晶粒的多晶硅浮置栅极，具有一粒径尺寸范围为200～500之间。
36.如权利要求33所述的形成多晶硅浮置栅极的方法，其中，经形成步骤后的该微晶粒的多晶硅浮置栅极，具有一粒径尺寸范围为50～300之间。
37.如权利要求33所述的形成多晶硅浮置栅极的方法，其中，X和Y至少有一者包含氘(deuterium，D)。
38.一种如权利要求33所述的方法所制的浮置栅极存储单元。
39.一种制造一浮置栅极存储单元时，利用一沉积程序而形成一多晶硅浮置栅极(polysilicon floating gate)的方法，其中，该浮置栅极存储单元包括一基板，该基板有一漏极(drain)和一源极(source)且以一通道(channel)隔绝；一浮置栅极，位于该通道上方并以一第一绝缘层隔离；和一控制栅极(controlgate)，位于该浮置栅极上方并以一第二绝缘层隔离，该方法包括以下步骤选定一沉积环境，包括选择一反应气体；选择一反应气体流量；选择一沉积压力；及选择一沉积时间；形成一具微晶粒结构的多晶硅浮置栅极；及于第一绝缘层上方，形成至少部分为一微晶粒结构的该浮置栅极，且具有一粒径尺寸范围在50～500之间。
40.如权利要求39所述的形成多晶硅浮置栅极的方法，其中，该粒径尺寸范围在50～300之间。
41.如权利要求39所述的形成多晶硅浮置栅极的方法，其中选择该反应气体的步骤包括择一反应气体，和选择性地(optionally)择一第二气体Z，并应用于该沉积程序期间，该反应气体主要为SiX、SiY或两者以一适当比例混合，且X、Y、Z至少有一者包括氘(deuterium，D)。
42.如权利要求41所述的形成多晶硅浮置栅极的方法，其中，X至少包括H4，H2Cl2，HCl3，D4，D2Cl2，D3Cl其中之一。
43.如权利要求41所述的形成多晶硅浮置栅极的方法，其中选择气体的步骤中，Y至少包括H6，H4Cl2，H2Cl4，D6，D4Cl2，D2Cl4其中之一。
44.如权利要求41所述的形成多晶硅浮置栅极的方法，其中选择气体的步骤中，Z至少包括D2，H2，D3其中之一。
全文摘要
一种浮置栅极存储单元(floating gate memory cell)，包括一基板，且基板有一漏极(drain)和一源极(source)并以一通道(channel)隔绝；一浮置栅极，位于通道上方并以一第一绝缘层隔离；和一控制栅极(control gate)，位于浮置栅极上方并以一第二绝缘层隔离。藉由选择适当的沉积条件，使此浮置栅极至少部分为一微晶粒的多晶硅材质，且具有一粒径尺寸范围约在50～500之间。
文档编号H01L21/8247GK1534787SQ0310881
公开日2004年10月6日 申请日期2003年3月28日 优先权日2003年3月28日
发明者骆统, 骆 统 申请人:旺宏电子股份有限公司