专利名称：半导体装置的制造方法
技术领域：
本发明涉及一种在同一半导体衬底上具有高压晶体管和低压晶体管的半导体装置的制造方法。
根据本发明的半导体装置的制造方法包括(a)第一导电型的半导体衬底的特定区域内，导入第二导电型的杂质，形成第一势阱；
(b)在该半导体衬底的特定区域内，导入第二导电型的杂质，形成与第一势阱杂质浓度不同的第二势阱；以及(c)在第一势阱的特定区域内，导入第一导电型的杂质，形成第三势阱。
根据本发明的制造方法，由于杂质浓度不同的多个势阱至少经过不同的离子注入步骤而形成，因此可以独立地设计各个势阱。其结果，因各个势阱的设计与晶体管相匹配而可以达到最优化。例如，形成高压晶体管的势阱可以确保相当程度的耐压。而形成低压晶体管的势阱可以与低压晶体管的小型化、高速化相对应，形成浅势阱，势阱的面积也随之变小，因而能够提高低压晶体管的集成度。
本发明的制造方法可以采取以下几种方式。
(A)该第二势阱的杂质浓度可以比该第一势阱的杂质浓度高。这时，可以在第二势阱处形成低压晶体管，在第一势阱处形成高压晶体管。
根据本实施方式，例如可以在该第二势阱处形成第一导电型的低压晶体管，在该第三势阱处形成第二导电型的低压晶体管，以及在该第一势阱处形成第一导电型的高压晶体管。
(B)该第二势阱的杂质浓度可以比该第一势阱的杂质浓度低。这时，可以在第二势阱处形成高压晶体管，在第一势阱处形成低压晶体管。
根据本实施方式，例如，可以在该第一势阱处形成第一导电型的低压晶体管，在该第三势阱处形成第二导电型的低压晶体管，以及在该第二势阱处形成第一导电型的高压晶体管。
(C)在该半导体衬底的特定区域内，导入第二导电型的杂质，可以形成与该第一势阱以及该第二势阱的杂质浓度不同的第四势阱。这时，可以在该第四势阱处形成所需要的晶体管，提高设计的自由度。
根据本实施方式，例如可以在该第三势阱处形成第二导电型的低压晶体管，在该第四势阱处形成第一导电型的低压晶体管，在该第二势阱处形成第一导电型的高压晶体管，以及在该第一势阱处形成第一导电型的低压晶体管或是高压晶体管。
图8是根据本发明第二实施方式的半导体装置制造方法按步骤顺序表示的剖面图；图9是根据本发明第三实施方式的半导体装置制造方法按步骤顺序表示的剖面图；
图10是根据本发明第三实施方式的半导体装置制造方法按步骤顺序表示的剖面图；图11是根据本发明第三实施方式的半导体装置制造方法按步骤顺序表示的剖面图；图12是根据本发明第三实施方式的半导体装置制造方法按步骤顺序表示的剖面图；以及图13是表示根据本发明实施方式的制造方法形成的半导体装置的高压晶体管示例性结构的剖面图。
1.第一实施方式图1～图4为示意性地表示了第一实施方式的半导体装置的制造方法的剖面图。
(A)如图1所示，通过对第一导电型(本例中为P型)的半导体(硅)衬底10进行热氧化，在半导体衬底10的表面处形成厚度为40nm左右的氧化硅层12。然后，在该氧化硅层12上形成抗蚀层(无图示)。为在对应N型的第一势阱的位置上形成开口，形成抗蚀层图案。然后，以该抗蚀层作为掩膜，向半导体衬底10处注入例如磷离子，形成第二导电型(本例中为N型)的杂质层(无图示)。此时，可以使用例如120keV的加速电压注入磷离子。
接下来，通过对N型杂质层的杂质进行热处理使之扩散(驱动进入)，形成N型第一势阱20。
(B)如图2所示，经过热处理除掉变厚的氧化硅层12后，由热氧化在半导体衬底10的表面处形成厚度40nm左右的氧化硅层14。在该氧化硅层14上形成抗蚀层(无图示)。为在对应N型的第二势阱的位置上形成开口，形成抗蚀层图案。然后，以该抗蚀层作为掩膜，向半导体衬底10处注入例如磷离子，形成N型杂质层(无图示)。此时，可以使用例如60keV的加速电压注入磷离子。
然后，通过对N型杂质层的杂质进行热处理使之扩散驱入，形成N型第二势阱30。
在这里，设定步骤(A)形成的第一势阱20的杂质浓度比步骤(B)形成的第二势阱30的杂质浓度低。关于这一点将在后面阐述。
另外，由于先形成的势阱受到后形成的势阱的驱入影响而变深，因而要在低杂质浓度的较深的第一势阱20形成后，再形成比第一势阱杂质浓度高的较浅的第二势阱30。
(C)如图3所示，经过热处理除掉变厚的氧化硅层14后，由热氧化在半导体衬底10的表面处形成厚度40nm左右的氧化硅层16。在该氧化硅层16上形成与第三势阱对应位置处具有开口部分的抗蚀层(无图示)。以该抗蚀层为掩膜，向N型第一势阱20的特定区域处注入例如硼离子，形成P型杂质层。此时，可以使用例如60keV的加速电压注入硼离子。然后，通过对P型杂质层的杂质进行热处理使之扩散(驱入)，形成P型第三势阱50。此时第一势阱20以及第二势阱30的杂质也同时被扩散。
这样，在P型半导体衬底10中，形成N型第一势阱20、以及比第一势阱20杂质浓度高的N型第二势阱30。进一步，在第一势阱20内，形成P型第三势阱50。
(D)如图4所示，以众所周知的方法形成元件隔离绝缘层(无图示)、栅极绝缘层、栅极以及源极/漏极层等，形成所要求的晶体管。具体说来，是在第二势阱30和第三势阱50处形成低压晶体管，以及在第一势阱20处形成高压晶体管。
即在第二势阱30处，形成P沟道型低压晶体管200PL。低压晶体管200PL具有由P型杂质层构成的源极/漏极层32a和32b，以及栅极绝缘层34和栅极36。
在第三势阱50内，形成N沟道型低压晶体管100NL。低压晶体管100NL具有由N型杂质层构成的源极/漏极层52a和52b，以及栅极绝缘层54和栅极56。
在第一势阱20内，形成P沟道型高压晶体管300PH。高压晶体管300PH具有由P型杂质层构成的源极/漏极层22a和22b，以及栅极绝缘层24和栅极26。
低压晶体管100NL和200PL由例如1.8～5V的驱动电压驱动。与低压晶体管100NL和200PL相比，高压晶体管300PH需要相当高的例如20～60V的驱动电压驱动。如果将低压晶体管与高压晶体管的耐压相比，则(高压晶体管耐压)/(低压晶体管耐压)为3～60。这里的“耐压”主要表示漏极耐压。
在本实施方式中，各势阱的构成考虑了各势阱内设置的晶体管的耐压和阈值、各势阱间的结耐压以及击穿耐压。
首先就势阱的杂质浓度进行说明。形成低压晶体管的第二势阱30和第三势阱50中的杂质浓度，在设定时高于形成高压晶体管的第一势阱20的杂质浓度。据此，各势阱的杂质浓度可以根据各晶体管的驱动电压和耐压适当地设定。第二势阱30和第三势阱50的杂质浓度，例如表面浓度，是4.0×1016～7.0×1017atoms/cm3。此外，第一势阱20的杂质浓度，例如表面浓度，是8.0×1015～4.0×1016atoms/cm3。
关于势阱的深度，如果考虑到势阱的耐压，则形成低压晶体管的第二势阱30和第三势阱50的深度比形成高压晶体管的第一势阱20要浅。例如，第一势阱20的深度为10～20μm，第二势阱30和第三势阱50的深度为3～10μm。将第一势阱20的深度与第二势阱30以及第三势阱50的深度相比，二者深度的比值为例如2～5。
图4所示的各晶体管被未在图中表示的元件隔离绝缘层所隔离。并且，各高压晶体管可以具有所谓的补偿栅极结构，例如，其中栅极与源极/漏极层不重合。在以下所述的例子中，各高压晶体管具有LOCOS补偿结构。也就是说，各高压晶体管在栅极、源极/漏极层之间设置补偿区。该补偿区由在半导体衬底的特定区域设定的补偿LOCOS层下的低浓度杂质层构成。
图13示出了作为补偿栅极结构的示例的高压晶体管300PH的结构剖面图。
P沟道型高压晶体管300PH包括设置在N型的第一势阱20上的栅极绝缘层24；在该栅极绝缘层24上形成的栅极26；设置在栅极绝缘层24周围的补偿LOCOS层65a；在该补偿LOCOS层65a下面形成的P型低浓度杂质层构成的补偿杂质层57a；以及设置在补偿LOCOS层65a的外侧的源极/漏极层22a和22b。
高压晶体管300PH与周围的晶体管被元件隔离LOCOS层(元件隔离绝缘层)65b电隔离。而且，在图示的N型第一势阱20内，在元件隔离LOCOS层65b的下面，形成由N型的低浓度杂质层构成的沟道阻挡层63c。势阱接触层27被源极/漏极层22b和LOCOS层65c所隔离。在LOCOS层65c的下面，可以形成未在图中表示的沟道阻挡层。
由于各高压晶体管具有LOCOS补偿结构，因此可以具有高漏极耐压，从而构成耐高压的MOSFET。换言之，通过在补偿LOCOS层65a的下面设置由低浓度杂质构成的补偿杂质层57a，与没有补偿LOCOS层的情况相比，补偿杂质层57a对比沟道区可以相对的深些。其结果是，当晶体管处于OFF状态时，可由该补偿杂质层57a形成较深的耗尽层，能够缓解漏极近旁的电场，提高漏极耐压。这种补偿结构同样也适用于其它实施方式。
另外，第三势阱50是在第一势阱20内形成的，所以与半导体衬底10电隔离。因此，相对于半导体衬底10的衬底电位Vsub，可以独立地设定第三势阱50的驱动电压。
根据本实施方式的制造方法，由于形成高压晶体管300PH的第一势阱20、形成低压晶体管100NL的第三势阱50和形成200PL的第二势阱30都是通过不同的离子注入步骤和不同的热处理的驱动进入步骤而形成的，因此可以分别对第一势阱20、第二势阱30以及第三势阱50独立地进行设计。其结果可以使各势阱的设计通过与晶体管相对应而达到优化。例如，形成高压晶体管的势阱可以确保相当程度的耐压。而形成低压晶体管的势阱可以对应低压晶体管的小型化、高速化，形成浅势阱，并且，势阱的面积也可随之变小，从而提高低压晶体管的集成度。
2.第二实施方式图5～图8示意性地表示了根据第二实施方式的半导体装置的制造方法的剖面图。第二实施方式中，第一势阱以及第二势阱的杂质浓度与第一实施方式不同，但基本工艺一样。
(A)如图5所示，与第一实施方式相同，在氧化硅层12上形成抗蚀层(无图示)。为在对应N型第一势阱的位置上，形成开口部分，在该抗蚀层上形成图案。接着，以该抗蚀层作为掩膜，向半导体衬底10处注入例如磷离子，形成第二导电型(本例中为N型)的杂质层(无图示)。此时，可以使用例如120keV的加速电压注入磷离子。接下来，通过对N型杂质层的杂质进行热处理使之扩散(驱入)，形成N型第一势阱20。
(B)如图6所示，与第一实施方式相同，在氧化硅层14上形成抗蚀层(无图示)。为在对应N型的第二势阱的位置上形成开口，形成抗蚀层图案。然后，以该抗蚀层作为掩膜，向半导体衬底10处注入例如磷离子，形成N型的杂质层(无图示)。此时，可以使用例如120keV的加速电压注入磷离子。接下来，通过对N型杂质层的杂质进行热处理使之扩散(驱入)，形成N型第二势阱30。
在这里，设定步骤(A)形成的第一势阱20的杂质浓度高于步骤(B)形成的第二势阱30的杂质浓度。关于这一点将在后面阐述。
(C)如图7所示与第一实施方式相同，在氧化硅层16上形成与第三势阱对应的位置具有开口部分的抗蚀层(无图示)。以该抗蚀层作为掩膜，向N型第一势阱20的特定区域处注入例如硼离子，形成P型杂质层。此时，可以使用例如60keV的加速电压注入硼离子。然后，通过对P型杂质层的杂质进行热处理使之扩散(驱入)，形成P型第三势阱50。
这样，在P型半导体衬底10中，形成N型第一势阱20，以及比第一势阱20杂质浓度低的N型第二势阱30。进一步，在第一势阱20内，形成P型第三势阱50。
(D)如图8所示，以众所周知的方法形成元件隔离绝缘层(无图示)、栅极绝缘层、栅极以及源极/漏极层等，形成所要求的晶体管。具体说来，是在第一势阱20和第三势阱50处形成低压晶体管，以及在第二势阱30处形成高压晶体管。
即在第二势阱30处，形成P沟道型高压晶体管300PH。高压晶体管300PH具有由P型杂质层形成的源极/漏极层32a和32b，以及栅极绝缘层34和栅极36。
在第三势阱50内，形成N沟道型低压晶体管100NL。低压晶体管100NL具有由N型杂质层形成的源极/漏极层52a和52b，以及栅极绝缘层54和栅极56。
在第一势阱20内，形成P沟道型低压晶体管200PL。低压晶体管200PL具有由P型杂质层形成的源极/漏极层22a和22b，以及栅极绝缘层24和栅极26。
低压晶体管100NL和200PL由例如1.8～5V的驱动电压驱动。高压晶体管300PH与低压晶体管100NL和200PL相比，需要相当高的例如20～60V的驱动电压驱动。如果将低压晶体管与高压晶体管的耐压相比，则(高压晶体管耐压)/(低压晶体管耐压)为3～60。这里的“耐压”主要表示漏极耐压。
在本实施方式中，各势阱的构成考虑了各势阱内设置的晶体管的耐压和阈值、各势阱间的结耐压以及击穿耐压等。
首先，就势阱的杂质浓度进行说明。形成低压晶体管的第一势阱20和第三势阱50中的杂质浓度，比形成高压晶体管的第二势阱30的杂质浓度设定得高。据此，根据各晶体管的驱动电压和耐压可以适当地设定各势阱的杂质浓度。第一势阱20和第三势阱50的杂质浓度，例如表面浓度，是4.0×1016～7.0×1017atoms/cm3。此外，第二势阱30的杂质浓度，例如表面浓度，是8.0×1015～4.0×1016atoms/cm3。
考虑到势阱的耐压，形成低压晶体管的第三势阱50的深度比形成高压晶体管的第二势阱30要浅。例如，第二势阱30的深度为10～20μm，第三势阱50的深度为3～10μm。将第二势阱30的深度与第三势阱50的深度相比，二者深度的比值为例如2～5。
图8所示的各晶体管被未在图中表示的元件隔离绝缘层所隔离。并且，各高压晶体管可以具有所谓的补偿栅极结构，其中栅极与源极/漏极层不重合。关于补偿栅极结构，因为与第一实施方式相同，故此处予以省略。
另外，由于在第一势阱20内形成第三势阱50而与半导体衬底10电隔离。因此，第三势阱50可以相对于半导体衬底10的衬底电位Vsub，独立地设定驱动电压。
根据本实施方式的制造方法，由形成高压晶体管300PH的第二势阱30、形成低压晶体管100NL的第三势阱50和形成低压晶体管200PL的第一势阱20都是通过不同的离子注入步骤和不同的热处理的驱入步骤而形成的，因此可以分别对第一势阱20、第二势阱30以及第三势阱50独立地进行设计。其结果，可以使各势阱的设计因与晶体管相匹配而达到最优化。例如，形成高压晶体管的势阱可以确保相当程度的耐压。而形成低压晶体管的势阱可以对应低压晶体管的小型化、高速化，形成浅势阱，势阱的面积可随之变小，因而能够提高低压晶体管的集成度。
本实施方式中，步骤(A)施行的热处理可以由步骤(B)的热处理兼顾，也可以同时形成第一势阱20以及第二势阱30。
3.第三实施方式图9～图12示意性地表示了第三实施方式的半导体装置的制造方法的剖面图。第三实施方式与第一、第二实施方式不同的地方是势阱的类型多，但基本工艺相同。在图8～图12中，与图1～图4实质上相同的部分采用了同样的附图标记，详细说明予以省略。
(A)如图9所示，与第一和第二实施方式相同，通过离子注入和热处理，在半导体衬底10的特定区域，形成N型第一势阱20以及第二势阱30。
(B)如图10所示，通过离子注入和热处理，在半导体衬底10的特定区域，形成N型第四势阱40。即在氧化硅层14上形成抗蚀层(无图示)。为在与N型第四势阱对应位置处形成开口部分，形成该抗蚀层图案。接着，将该抗蚀层作为掩膜，向半导体衬底10处注入例如磷离子，形成N型的杂质层(无图示)。此时，可以使用例如60keV的加速电压注入磷离子。接下来，通过对N型杂质层的杂质进行热处理使之扩散(驱入)，形成N型第四势阱40。
此例中，设定第一势阱20以及第四势阱40的杂质浓度高于第二势阱30的杂质浓度。关于这一点将在后面阐述。
(C)如图11所示，与第一和第二实施方式相同，通过离子注入和热处理，在N型第一势阱20的特定区域内形成P型第三势阱50。
这样，在P型半导体衬底10中，形成N型第一势阱20；比第一势阱20杂质浓度低的N型第二势阱30；以及比第二势阱30杂质浓度高的N型第四势阱40。进一步，在第一势阱20内，形成P型第三势阱50。
(D)如图12所示，以众所周知的方法形成元件隔离绝缘层(无图示)、栅极绝缘层、栅极以及源极/漏极层等，形成所要求的晶体管。具体说来，是在第一势阱20、第三势阱50和第四势阱40处形成低压晶体管，以及在第二势阱30处形成高压晶体管。
即在第二势阱30处，形成P沟道型高压晶体管300PH。高压晶体管300PH具有由P型杂质层构成的源极/漏极层32a和32b，以及栅极绝缘层34和栅极36。
在第三势阱50内，形成N沟道型低压晶体管100NL。低压晶体管100NL具有由N型杂质层构成的源极/漏极层52a和52b，以及栅极绝缘层54和栅极56。
在第一势阱20内，形成P沟道型低压晶体管200PL。低压晶体管200PL具有由P型杂质层构成的源极/漏极层22a和22b，以及栅极绝缘层24和栅极26。
在第四势阱40内，形成P沟道型低压晶体管400PL。低压晶体管400PL具有由P型杂质层构成的源极/漏极层42a和42b，以及栅极绝缘层44和栅极46。
低压晶体管100NL、200PL、和400PL由例如1.8～5V的驱动电压驱动。与低压晶体管100NL、200PL、和400PL相比，高压晶体管300PH需要相当高的例如20～60V的驱动电压驱动。如果将低压晶体管与高压晶体管的耐压相比，则(高压晶体管耐压)/(低压晶体管耐压)为3～60。这里的“耐压”主要表示漏极耐压。
在本实施方式中，各势阱的构成考虑了各势阱内设置的晶体管的耐压和阈值、各势阱间的结耐压以及击穿耐压。
首先就势阱的杂质浓度进行说明。形成低压晶体管的第一势阱20、第三势阱50、以及第四势阱40中的杂质浓度，比形成高压晶体管的第二势阱30的杂质浓度设定得高。这样，便可以根据各晶体管的驱动电压和耐压适当地设定各势阱的杂质浓度。第一势阱20、第三势阱50、以及第四势阱40的杂质浓度，例如表面浓度，是4.0×1016～7.0×1017atoms/cm3。此外，第二势阱30的杂质浓度，例如表面浓度，是8.0×1015～4.0×1016atoms/cm3。
考虑到势阱的耐压，形成低压晶体管的第三势阱50和第四势阱40的深度比形成高压晶体管的第二势阱30要浅。例如，第二势阱30的深度为10～20μm，第三势阱50和第四势阱40的深度为3～10μm。将第二势阱30的深度与第三势阱50和第四势阱40的深度相比，二者深度的比值为例如2～5。
图12所示的各晶体管被未在图中表示的元件隔离绝缘层所隔离。因此，各高压晶体管可以有所谓的补偿栅极结构，其中栅极与源极/漏极层不重合。关于补偿栅极结构，因为与第一实施方式相同，故此处予以省略。
另外，由于第三势阱50是在第一势阱20内形成，与半导体衬底10电隔离。因此，第三势阱50可以相对于半导体衬底10的衬底电位Vsub，独立地设定驱动电压。
根据本实施方式的制造方法，形成高压晶体管300PH的第二势阱30、形成低压晶体管100NL、200PL、和400PL的第三势阱50、第一势阱20、以及第四势阱40都是通过不同的离子注入步骤和不同的热处理的压入步骤而形成的，因此可以分别对第一势阱20、第二势阱30、第三势阱50、以及第四势阱40独立地进行设计。其结果，可以使各势阱的设计与晶体管相匹配而达到最优化。例如，形成高压晶体管的势阱可以确保相当程度的耐压。而形成低压晶体管的势阱可以与低压晶体管的小型化、高速化相对应，形成浅势阱，势阱的面积也可以随之变小，进而能够提高低压晶体管的集成度。
本实施方式中，通过相同的热处理实施杂质的驱入，可以同时形成第一势阱20以及第二势阱30。
另外，本实施方式中，通过适当地设定第一势阱20的杂质浓度，也可以在第一势阱20处形成高压晶体管。
本发明并不仅限于上述实施例，在本发明的主题范围之内可以有各种变形。例如，也可采用与上述实施例所述的第一导电型为P型、第二导电型为N型相反的导电型。此外，可通过选择半导体装置的层结构设计或者是平面结构设计，采取与上述实施例不同的结构。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改、变化、和等同物由所附的权利要求书的内容涵盖。
附图标记说明10 半导体衬底12，14，16 氧化硅层20 第一势阱22a，22b 源极/漏极层24 栅极绝缘层26 栅极30 第二势阱32a，32b 源极/漏极层34 栅极绝缘层36 栅极40 第四势阱42a，42b 源极/漏极层44 栅极绝缘层46 栅极50 第三势阱52a，52b 源极/漏极层54 栅极绝缘层56 栅极100NL，200PL，400PL低压晶体管300NH 高压晶体管
权利要求
1.一种半导体装置的制造方法，包括(a)在第一导电型的半导体衬底的特定区域内，导入第二导电型的杂质，形成第一势阱；(b)在所述半导体衬底的特定区域内，导入第二导电型的杂质，形成与所述第一势阱杂质浓度不同的第二势阱；以及(c)在所述第一势阱的特定区域内，导入所述第一导电型的杂质，形成第三势阱。
2.根据权利要求1所述的半导体装置的制造方法，其中，所述第二势阱的杂质浓度比所述第一势阱的杂质浓度高。
3.根据权利要求1所述的半导体装置的制造方法，其中，所述第二势阱的杂质浓度比所述第一势阱的杂质浓度低。
4.根据权利要求1至3任一所述的半导体装置的制造方法，还包括以下步骤在所述半导体衬底的特定区域内，导入所述第二导电型的杂质，形成与所述第一势阱以及所述第二势阱的杂质浓度不同的第四势阱。
5.根据权利要求2所述的半导体装置的制造方法，还包括以下步骤在所述第二势阱内形成所述第一导电型的低压晶体管；在所述第三势阱内形成所述第二导电型的低压晶体管；以及在所述第一势阱内形成所述第一导电型的高压晶体管。
6.根据权利要求3所述的半导体装置的制造方法，还包括以下步骤在所述第一势阱内形成所述第一导电型的低压晶体管；在所述第三势阱内形成所述第二导电型的低压晶体管；以及在所述第二势阱内形成所述第一导电型的高压晶体管。
7.根据权利要求4所述的半导体装置的制造方法，其中，还包括以下步骤在所述第三势阱内形成所述第二导电型的低压晶体管；在所述第四势阱内形成所述第一导电型的低压晶体管；在所述第二势阱内形成所述第一导电型的高压晶体管；以及在所述第一势阱内形成所述第一导电型的低压晶体管或是高压晶体管。
全文摘要
本发明提供一种在同一衬底上具有不同驱动电压的高压晶体管和低压晶体管的半导体装置的制造方法。该半导体装置的制造方法包括(a)在第一导电型的半导体衬底10的特定区域内，导入第二导电型的杂质，形成第一势阱20；(b)在半导体衬底10的特定区域内，导入第二导电型的杂质，形成与第一势阱20杂质浓度不同的第二势阱30；以及(c)在第一势阱20的特定区域内，导入第一导电型的杂质，形成第三势阱50。
文档编号H01L27/092GK1447418SQ0312082
公开日2003年10月8日 申请日期2003年3月20日 优先权日2002年3月26日
发明者林正浩 申请人:精工爱普生株式会社