专利名称：半导体装置及其制造方法
技术领域：
本发明涉及在能够进一步微细化的同时，还能够以高速并且低的电力消耗工作的MIS型半导体装置及其制造方法。
背景技术：
随着半导体集成电路的高集成化，人们要求MIS型晶体管的微细化，为了实现微细化，需要具有沟道区域的杂质浓度高的高浓度沟道结构的MIS型晶体管[例如参照特开平08-250729号公报(第6～8页，第1～10图)]。
以下，参照附图对以往的MIS型晶体管的制造方法进行说明。
图13(a)～图13(c)、图14(a)和图14(b)表示以往的MIS型晶体管的制造方法工序顺序的剖面构成。
首先如图13(a)所示，在由p型硅构成的半导体基板200上，以注入能100keV、注入量大致1×1014/cm2地离子注入P型杂质的铟(In)离子后，进行热处理，在半导体基板200的沟道形成区域上形成P型沟道扩散层203。
然后，如图13(b)所示，在半导体基板200上形成膜厚1.5nm左右的栅氧化膜201以及在其上面由膜厚150nm左右的多晶硅构成的栅电极202。
接着，如图13(c)所示，以栅电极202作为掩模在半导体基板200上，以注入能2keV、注入量大致5×1014/cm2地离子注入N型杂质的砷(As)离子后，形成N型注入层206A。接着，以栅电极202为掩模在半导体基板200上，以注入能5keV、注入量大致2×1013/cm2地离子注入P型杂质的硼(B)离子，从而形成P型注入层207A。
然后，如图14(a)所示，在半导体基板200上沉积膜厚大致50nm的由氮化硅构成的绝缘膜，接着，对于沉积的绝缘膜进行各向异性蚀刻，在栅电极202的侧面上形成侧壁208。
然后，如图14(b)所示，以栅电极202和侧壁208为掩模，在半导体基板200上，以注入能15keV、注入量大致3×1015/cm2地离子注入N型杂质的砷离子。之后，对于半导体基板200进行高温并且短时间的热处理，在半导体基板200的侧面墙208的侧面区域上分别形成N型源漏扩散层205。此时，在半导体基板200的各N型源漏扩散层205与P型沟道扩散层203之间的区域上形成扩散了N型注入层206A的N型延伸扩散层206，在N型延伸扩散层206的下侧区域形成扩散了P型注入层207A的P型凹槽(pocket)扩散层207。
这样，以往的MIS型晶体管的制造方法，为了不使短的沟道效应显著并且实现晶体管的微细化，作为形成P型沟道扩散层203的杂质，使用质量数比硼(B)还大的铟(In)离子，并且具有进一步使铟离子的注入量增大的倾向。
但是，对于半导体基板200，一旦注入高剂量的铟离子，则在半导体基板200的离子注入区域引起非晶形化。因此，在之后的用于活化的热处理时，则在非晶形层与晶形层的界面下侧附近形成EOR(End-of-Range)位错环缺陷层(以下只称为位错环缺陷层。)。在该位错环缺陷层中存在铟产生很强的偏析，P型沟道扩散层203的活化浓度降低，不能得到规定的杂质分布图(profile)的问题。
另外，在P型沟道扩散层203上一旦形成位错环缺陷层，则也产生沿着该位错环缺陷层流过漏电流的问题。
图15表示图13(a)的A-A线的P型沟道扩散层203的杂质分布图。这里，横轴表示从基板表面的深度，纵轴是以对数表示铟的杂质浓度。由图15可知，P型沟道扩散层203中含有的铟离子的分布，通过热处理，在非晶形·晶形界面的附近形成的位错环缺陷层上偏析。
这样，所述以往的半导体装置的制造方法，难于形成晶体管的微细化所不可缺少的高浓度沟道扩散层，以便使具有规定的杂质浓度。
发明内容
鉴于上述问题，本发明目的是使在抑制伴随微细化的短沟道效应突出的同时能够确实地提高沟道扩散层的浓度，并且能够抑制低的阈值电压和高浓度沟道引起的漏电流增大。
为达到上述目的，本发明的半导体装置的制造方法，是在半导体基板上注入由沟道形成用的重离子构成的第一杂质离子后，注入第二杂质离子，将晶形·非晶形界面扩展(按下)至比基于第一杂质离子的杂质注入层深的区域。
具体地说，本发明的半导体装置的制造方法，包括在半导体的沟道形成区域上通过离子注入由质量数相对大的重离子构成的第一导电型的第一杂质离子，在沟道形成区域上形成杂质注入层的第一工序；在半导体基板上通过离子注入第二杂质离子，在从半导体基板的表面至比杂质注入层深的区域上形成非晶形层的第二工序。
根据本发明的半导体装置的制造方法，在半导体基板的沟道区域上，注入由质量数相对大的重离子构成的第一杂质离子，在沟道区域上形成杂质注入层，然后通过离子注入第二杂质离子，在从半导体表面至比杂质注入层深的区域上形成非晶形层。由此，由于非晶形·晶形界面被押深至比杂质注入层深的位置上，因此，在之后即使进行回复结晶性的热处理，也不会在杂质注入层上形成非晶形·晶形界面。因此，在注入重离子后的热处理时，由于在杂质注入层上变得不产生位错环缺陷层，所以能够防止在沟道形成区域上注入的重离子在位错环缺陷层上偏析并产生惰性化的现象。另外，由于不形成错位环缺陷层，因此也可以防止由于错位环缺陷层引起的漏电流。
众所周知，重离子一般根据其质量效应，即使以比较低的注入量也可以对半导体基板进行非晶形化。在本发明中，由于是将非晶形·晶形界面扩大到比沟道形成区域还深的区域，因此，对于沟道形成区域即使以该区域形成非晶形化的程度以上的高剂量进行重离子的注入，在注入后的热处理时也不会在沟道形成区域的正下面产生基于重离子的位错环缺陷层。因此，可以抑制在沟道形成区域的正下面产生重离子偏析，从而可实现高浓度并且急剧倒退的沟道形成区域。
在本发明的半导体装置的制造方法中，半导体基板优选由硅构成，第二杂质离子优选由IV族元素构成。
此时，半导体基板的面方位优选是[100]面。
另外，此时，半导体基板优选具有在其上部由硅外延生长构成的外延层。
另外，此时，半导体基板优选在其上部具有晶格比通常的晶格常数大的变形硅层。
在本发明的半导体装置的制造方法中，优选重离子是铟。
此时，重离子的注入量优选在5×1013/cm2以上。
本发明的半导体装置的制造方法，优选在第二工序之后，还具有通过进行第一热处理，在沟道形成区域上形成由第一杂质离子从杂质注入层扩散形成的第一导电型的第一扩散层的第三工序；有选择地在半导体基板上形成栅极绝缘膜和在该栅极绝缘膜上形成栅电极的第四工序；将栅电极作为掩模在半导体基板上离子注入第二导电型的第三杂质离子的第五工序；通过对半导体基板进行第二热处理，形成由第三杂质离子扩散形成的接合位置相对较浅的第二导电型的第二扩散层的第六工序。
这样，可以在MIS型晶体管上形成由第二扩散层上形成延伸扩散层。
此时，第一热处理，优选为升温速率设为100℃/秒以上、加热温度设为850℃～1050℃、并在在该加热的峰温度下最大保持10秒或者不保持该峰温度的快速热处理。
本发明的半导体装置的制造方法，优选在第二工序与第三工序之间，进一步具有第一杂质离子不从杂质注入层扩散并且以恢复非晶形层的结晶性的温度进行第三热处理，由此恢复基于第一杂质离子的结晶损伤的工序。
这样，由于第一工序中的重离子的注入而在半导体基板上引入的注入损伤，可以在边抑制残留缺陷的产生边进行结晶性的恢复。
此时，第三热处理优选加热温度为400℃～600℃。另外，此时的加热时间优选为1小时～20小时。
另外，本发明的半导体装置的制造方法，优选在第四工序与第六工序之间，进一步具有将栅电极作为掩模而在半导体基板上离子注入第一导电型的第四杂质离子的工序，第六工序优选包括通过第二热处理而在第二扩散层的下侧形成由第四杂质扩散形成的第一导电型的第三扩散层的工序。这样，在第二扩散层的下侧能够确实形成由第三扩散层构成的凹槽(pocket)杂质扩散层。
另外，本发明的半导体装置的制造方法，优选在第六工序之后，进一步具有在栅电极的侧面上形成由绝缘膜构成的侧壁的工序；将栅电极和侧壁作为掩模，在半导体基板上离子注入第二导电型的第五杂质离子后，通过进行第四热处理，在第二扩散层的外侧上形成具有由第五杂质离子扩散构成并且比第二扩散层深的接合面的第二导电型的第四扩散层的工序。
这样，在半导体基板上的侧壁的侧方的区域上能够形成源漏极扩散层。
本发明的半导体装置，具有在上部具有沟道扩散层的半导体基板；在半导体基板上使存在栅极绝缘膜而形成的栅电极，离子扩散层由注入质量数相对较大的重离子组成的杂质离子而构成并且含有锗离子。
在本发明的半导体装置中，优选在半导体基板的沟道扩散层的下侧区域上也含有锗离子。
根据本发明的半导体装置的制造方法，即使以半导体基板非晶形化程度的剂量对MIS型晶体管的微细化所必须的构成的沟道形成区域进行重离子注入，由于在重离子注入后，还进行其它的离子注入并将非晶形·晶形界面向下压至基板较深的位置上，因此在其沟道形成区域及其附近就不会存在非晶形·晶形界面。其结果，由于在沟道形成区域上在热处理时不产生位错环缺陷层，因此可以防止注入的重离子由于位错环而惰性化。另外，由于不形成位错环缺陷层，因此也可以防止由于为位错环缺陷层引起的漏电流。
图1是表示本发明实施方式1的MIS型晶体管的构成剖面图。
图2(a)～图2(c)是表示本发明实施方式1的MIS型晶体管的制造方法的工序顺序的构成剖面图。
图3(a)～图3(c)是表示本发明实施方式1的MIS型晶体管的制造方法的工序顺序的构成剖面图。
图4(a)以及图4(b)是表示本发明实施方式1的MIS型晶体管的制造方法的工序顺序的构成剖面图。
图5(a)～图5(c)是表示图2(a)～图2(c)所示各工序的杂质分布图的曲线图。
图6(a)～图6(c)是表示本发明实施方式2的MIS型晶体管的制造方法的工序顺序的构成剖面图。
图7(a)～图7(c)是表示本发明实施方式2的MIS型晶体管的制造方法的工序顺序的构成剖面图。
图8(a)～图8(c)是表示本发明实施方式2的MIS型晶体管的制造方法的工序顺序的构成剖面图。
图9(a)～图9(c)是表示图6(a)～图6(c)所示各工序的杂质分布图的曲线图。
图10是表示图7(a)所示各工序的杂质分布图的曲线图。
图11(a)是表示本发明实施方式3的MIS型晶体管的构成剖面图。
图11(b)以及图11(c)是表示本发明实施方式3的MIS型晶体管中变形硅层的生长过程的示意图。
图12(a)～图12(c)是表示本发明实施方式4的MIS型晶体管的制造方法的工序顺序的构成剖面图。
图13(a)～图13(c)是表示以往的MIS型晶体管的制造方法的工序顺序的构成剖面图。
图14(a)以及图14(b)是表示以往的MIS型晶体管的制造方法的工序顺序的构成剖面图。
图15是表示在以往的MIS型晶体管中沟道扩散层形成后的源于基板表面的深度与杂质浓度之间关系的曲线图。
图中100 P型半导体基板，101栅极绝缘膜，102栅电极，103 P型沟道扩散层(第一扩散层)，103A P型沟道杂质层(杂质注入层)，104 Ge含有层，104A非晶形层，105 N型高浓度扩散层(第四扩散层)，106 N型延伸高浓度扩散层(第二扩散层)，106A N型延伸高浓度杂质层，107 P型凹槽扩散层(第三扩散层)，107A P型凹槽杂质层，108侧壁，109位错环缺陷层，110缓冲层，111变形硅层，115外延硅层。
具体实施例方式
(实施方式1)参照附图对本发明的实施方式1进行说明。
图1是表示本发明发明实施方式1的MIS型晶体管的剖面构成。
如图1所示，例如在由P型硅(Si)构成的半导体基板100的主面上形成由二氧化硅构成的栅极绝缘膜101和在其上面形成由多晶硅构成的栅电极102，在该栅电极102的两侧面上形成由氮化硅构成的侧壁108。
在半导体基板100的栅极绝缘膜101的下侧区域上形成由注入质量数相对较大的重离子的铟(In)离子而形成的P型沟道扩散层103。
在比半导体基板100的沟道扩散层103深的区域上，形成离子注入通过离子注入半导体基板100的导电性不变的IV族元素例如锗离子(Ge)后的含锗层104。这里，锗的浓度为1×1015atoms/cm2～1×1017atoms/cm2左右，在硅与绝缘膜、例如与栅极绝缘膜101或者侧壁108的界面上残存高于该浓度的锗。具体地说，如图5(c)所示，锗的杂质浓度，在沟道扩散层103的下方为1×1015atoms/cm3～1×1017atoms/cm3左右，但是在硅与绝缘膜的界面、例如在与栅极绝缘膜101或侧壁108的界面上为5×1018atoms/cm3～5×1021atoms/cm3左右，非常高，显示急剧的分布图。
另外，在半导体基板100的侧壁108的两侧方的区域上，形成例如由离子注入砷(As)离子而形成的N型高浓度扩散层105。
在P型沟道扩散层103的侧壁108的下侧，形成由离子注入砷(As)离子而形成的N型延伸高浓度扩散层106，在该N型延伸扩散层高浓度扩散层106的下侧上，形成P型杂质浓度比半导体基板100高的P型凹槽扩散层107。这里，P型凹槽扩散层107，在其上面对于N型延伸高浓度扩散层106通过具有PN接合面，可以抑制工作时耗尽层的扩延。
以下，参照附图对前述构成的MIS型半导体装置的制造方法进行说明。
图2(a)～图2(c)至图4(a)～图4(b)表示本发明实施方式1的MIS型晶体管的制造方法的工序顺序的剖面构成。
首先，如图2(a)所示，在由P型硅构成的半导体基板100的沟道形成区域上，以注入能大致70keV、注入量大致5×1013/cm2离子注入质量数相对比较大的P型杂质离子、例如铟(In)离子，从而形成P型沟道杂质层103A。
然后，如图2(b)所示，在半导体基板100的上部，通过以注入能大致250keV、注入量大致1×1016/cm2离子注入IV族元素的锗(Ge)离子，从而在比半导体基板100的P型沟道杂质层103A深的区域上形成非晶形层104A。在形成非晶形层104A地IV族元素中也可以使用硅来代替锗。另外，除了锗以外，也可以使用与P型沟道杂质层103A显示相同导电型的杂质离子、例如铟离子。
此外，在实施方式1中，首先是离子注入铟离子，之后离子注入锗离子，但是也可以与之相反，首先离子注入锗离子，之后离子注入铟离子。但是，此时，由于基于锗离子注入的优选非晶形效应，在与仅离子注入铟离子的情况相比，P型沟道杂质层103A的接合深度变浅。
以下，如图2(c)所示，离子注入锗后，以大致100℃/秒以上、优选大致200℃/秒的升温速率将半导体基板100升温至850℃～1050℃左右，在峰温度下最大保持10秒左右或进行不保持峰温度的快速热处理(RTA)。通过该快速热处理，在半导体基板100的上部，P型沟道杂质层103A的铟离子扩散并形成作为第一扩散层的P型沟道扩散层103。与此同时，通过该快速热处理，基于锗离子的注入而形成的非晶形层104A，返回结晶状态，但是由于含有锗，因此这里称为Ge含有层104。所谓不保持峰温度快速热处理，是指热处理温度达到峰温度的同时进行降温。
然后，如图3(a)所示，有选择地在半导体基板100上形成由膜厚1.5nm左右的二氧化硅构成的栅极绝缘膜101和在其上形成由膜厚1.5nm左右的多晶硅或聚金属构成的栅电极102。
然后，如图3(b)所示，以栅电极102作为掩模，在半导体基板100上，以注入能大致3keV、注入量大致4×1014/cm2离子注入N型杂质、例如砷(As)离子，形成N型延伸高浓度杂质层106A。
然后，对半导体基板100，以大致200℃/秒的升温速率升温至850℃～1050℃左右，保持峰温度最大10秒钟左右或进行不保持峰温度的快速热处理。通过该快速热处理，如图3(c)所示，在半导体基板100的栅电极102的侧方区域上，N型延伸高浓度杂质层106A中含有的砷离子扩散，形成具有比较浅的接合面的作为第二扩散层的N型延伸高浓度扩散层106。进而，通过该快速热处理，基于砷离子的离子注入而形成的非晶形层在恢复成晶形层的同时，在注入时的非晶形·晶形界面的下侧形成位错环缺陷层109。其结果，如图3(c)所示，通过快速热处理，在位错环缺陷层109上，P型沟道扩散层103中含有的铟偏析，在N型延伸高浓度扩散层106的下侧，通过位错环缺陷层与P型沟道扩散层103的铟之间的相互作用，自己整合地形成浓度比P型沟道扩散层103高的作为第三扩散层的P型凹槽扩散层107。
然后，例如通过化学气相沉积(CVD)法，在半导体基板100的含有栅电极102的整个面上沉积膜厚大致50nm的氮化硅膜。接着，对沉积后的氮化硅膜进行各向异性蚀刻，如图4(a)所示，在栅电极102的栅极长方向侧的两侧面上形成由氮化硅膜构成的侧壁108。这里，在侧壁108上，也可以使用二氧化硅来代替氮化硅，另外也可以使用由二氧化硅和氮化硅构成的叠层膜。
接着，以栅电极102和侧壁108作为掩模，在半导体基板100上，以注入能大致15keV、注入量大致3×1015/cm2离子注入N型杂质的砷离子。然后，对半导体基板100，以大致200℃/秒～250℃/秒的升温速率升温至850℃～1050℃左右，保持峰温度最大10秒钟左右或进行不保持峰温度的快速热处理。通过该快速热处理，如图4(b)所示，在半导体基板100的侧壁108的侧方区域上，砷离子扩散，与N型延伸高浓度扩散层106连接并形成接合面比该扩散层106深的作为第四扩散层的N型高浓度扩散层105。
这里，图5(a)～图5(c)表示图2(a)～图2(c)中所示的各工序的杂质分布图。横轴表示源于基板表面的深度，纵轴是以对数表示杂质浓度。
首先，如图5(a)所示，通过离子注入形成图2(a)所示P型沟道杂质层103A的铟(In)离子，在表示半导体基板100中的铟杂质浓度的峰值的区域正下方形成非晶形·晶形(a/c)界面。
然后，如图5(b)所示，通过比较深地离子注入形成图2(b)所示非晶形层104A的锗(Ge)离子，非晶形·晶形界面移动至比半导体基板100中的锗杂质浓度的峰值还深的位置。
然后，如图5(c)所示，通过图2(c)所示的快速热处理，基于铟和锗的各离子注入形成的非晶形层104A返回至结晶层。
通常，一旦以注入量大致5×1013/cm2以上的注入条件离子注入铟，则硅结晶被非晶形化。在实施方式1中，由于是以大致5×1013/cm2的注入量离子注入铟，因此形成非晶形层104A。因此在实施方式1中，离子注入铟离子后，由于进而离子注入不改变半导体基板100导电型的锗，所以，非晶形·晶形(a/c)界面扩延至比P型沟道杂质层103A的正下方的区域还深的位置上。其结果，注入的铟不在位错环缺陷层上偏析，从而可以确实形成高浓度的P型沟道扩散层103。
如以上说明，根据实施方式1，在形成P型沟道扩散层103时，以大致5×1013/cm2的注入量离子注入质量数相对较大的作为重离子的铟离子，然后通过进行使用与构成基板100的元素同族的锗离子的非晶形化注入，可以使通过铟的注入而形成的非晶形·晶形界面向基板的深方向扩延。
这样，通过使非晶形·晶形界面向基板的深方向扩延，可以在由P型沟道杂质层103A形成P型沟道扩散层103的热处理时，不在P型沟道扩散层103的附近形成影响铟离子扩散的位错环缺陷层。其结果，即使以产生非晶形化剂量以上的高剂量注入沟道形成用重离子的铟离子，如以往那样，在位错环缺陷层上产生很强的铟偏析，从而可以避免P型沟道扩散层103的活化浓度降低的现象。因此，根据实施方式1，即使不分开进行沟道扩散层形成用重离子的离子注入，而仅通过一次的离子注入也能够形成高浓度的沟道扩散层。
另外，通过非晶形化注入由IV族元素构成的杂质离子，非晶形·晶形界面远离P型沟道扩散层103，由于在沟道区域的附近不形成位错环缺陷层，因此也可以防止由于该位错环缺陷层引起的漏电流。
如以上所示，根据实施方式1，可以确实形成使用作为重离子的铟离子的高浓度P型沟道扩散层103。
另外，在P型沟道扩散层103的形成中，由于使用质量数相对较大的铟离子，因此在P型沟道扩散层103中基板表面的附近杂质浓度变低，另一方面，在离基板表面稍深的区域上杂质浓度变高，得到所谓倒退的杂质分布图。由此，可以防止主要由杂质散乱引起的载流子迁移率的降低，由于可以抑制短沟道效应的显著化，因此可以确实地进行晶体管的微细化。
另外，在形成N型延伸高浓度杂质层106A的砷离子的注入时，半导体基板100非晶形化。因此，通过砷离子注入后的快速热处理，在非晶形·晶形界面的下侧形成位错环缺陷层109。已知铟在位错环缺陷层109上产生很强的偏析，如本实施方式那样，通过在P型沟道扩散层103的杂质离子中使用铟，在位错环缺陷层109、即N型延伸高浓度扩散层106的接合面的下侧上形成产生很强铟偏析的区域。由于该区域作为P型凹槽扩散层107发挥作用，因此就没有必要特意设置形成P型凹槽扩散层107的工序。
另外，作为积极地形成P型凹槽扩散层107的方法，也可以在注入图3(b)的砷离子后，以栅电极102作为掩模在半导体基板100上注入P型杂质。例如通过以注入能大致15keV、注入量大致1×1013/cm2的离子注入P型杂质的硼(B)离子，可以弥补P型凹槽扩散层107的杂质浓度的不足部分。
另外，在实施方式1中，在P型沟道扩散层103的杂质离子中使用了铟离子，但是也可以取而代之，只要是比硼离子重并且成为P型的离子即可，另外，也可以同时使用硼离子与比该硼离子重并且成为P型的离子。另外，也可以使用质量数比铟大的3B族元素。
另外，实施方式1中，作为半导体装置使用了N沟道MIS型晶体管，但是也可以取而代之，使用P沟道MIS型晶体管。在P沟道MIS型晶体管的情况下，作为构成沟道扩散层的N型杂质离子，例如可以使用象锑(Sb)离子或铋(Bi)离子等比砷离子重的5B族元素。
(实施方式2)参照
本发明的实施方式2。
图6(a)～图6(c)至图8(a)～图8(c)表示本发明实施方式2的MIS型晶体管的制造方法的工序顺序的剖面构成。
首先，如图6(a)所示，在由P型硅构成的半导体基板100的沟道形成区域上，以注入能大致70keV、注入量大致5×1013/cm2离子注入质量数相对比较大的P型杂质离子、例如铟(In)离子，从而形成P型沟道杂质层103A。
然后，如图6(b)所示，在半导体基板100的上部，通过以注入能大致250keV、注入量大致1×1016/cm2离子注入IV族元素的锗(Ge)离子，从而在比半导体基板100的P型沟道杂质层103A深的区域上形成非晶形层104A。在这里，也可以在形成非晶形层104A的IV元素中使用硅来代替锗。另外，也可以取代锗而使用与P型沟道杂质层103A显示相同导电型的杂质离子，例如铟离子。
另外，在实施方式2，是首先离子注入铟离子，之后离子注入锗离子，但是也可以与之相反，首先离子注入锗离子，然后离子注入铟离子。如前述，在这种情况下，通过基于锗离子注入的优先非晶形化效应，与仅离子注入铟离子的情况相比，P型沟道杂质层103A的接合深度变浅。
然后，如图6(c)所示，在注入锗离子后，将半导体基板100升温至400℃～600℃左右的温度，再进行1小时～20小时左右、优选5小时～15小时左右的热处理，注入后的铟离子几乎不扩散，基于该离子注入的结晶损伤被恢复，非晶形层104A变为结晶状态的Ge含有层104。这样，通过在非晶形层104A中施加以较低的温度并且长时间的热处理，由硅构成的半导体基板100的非晶形层104A再生长为结晶层(Ge含有层104)。该固相再生长现象，一般作为Solid Phase Epitaxial(SPE)regrowth被公知，在施加400℃左右的低温处理阶段，开始该SPE regrowth，进行再结晶化。该400℃附近的一般掺杂物的扩散系数比点缺陷的扩散系数小得多，掺杂物几乎不扩散。因此，通过长时间的充分进行该温度较低的热处理，可以使杂质原子几乎不扩散并且使存在于非晶形·晶形界面的正下方的过剩的点缺陷减少，并且可以引起由非晶形层向晶形层的相转移。
这样，在实施方式2中，其特征在于，在为了使基于P型沟道杂质层103A形成时的离子注入而形成的非晶形·晶形界面扩延(按下)至比半导体基板100深的位置上、而进行的锗离子的注入工序之后，进行低温热处理。由此，使基于铟及锗的高剂量注入而形成的非晶形层104A恢复结晶结构。由于该热处理温度十分低，因此几乎不引起基于过渡增速扩散的杂质扩散，仅进行结晶性的恢复，所以P型沟道杂质层103A的接合面的位置，与铟离子注入后的相比几乎不变。
然后，如图7(a)所示，以大致100℃/秒以上、优选大致200℃/秒的升温速率将半导体基板100升温至850℃～1050℃左右，在峰温度下最大保持10秒左右或进行不保持峰温度的快速热处理(RTA)。通过该快速热处理，在半导体基板100的上部，P型沟道杂质层103A的铟离子扩散并形成作为第一扩散层的P型沟道扩散层103。通过该快速热处理，对以图6(c)所示工序的低温热处理没有得到的铟离子进行活性化。
然后，如图7(b)所示，有选择地在半导体基板100上形成由膜厚1.5nm左右的二氧化硅构成的栅极绝缘膜101和在其上形成由膜厚150nm左右的多晶硅或聚金属构成的栅电极102。
然后，如图7(c)所示，以栅电极102作为掩模，在半导体基板100上，以注入能大致3keV、注入量大致4×1014/cm2离子注入N型杂质、例如砷(As)离子，形成N型延伸高浓度杂质层106A。
然后，对半导体基板100，以大致200℃/秒的升温速率升温至850℃～1050℃左右，保持峰温度最大10秒钟左右或进行不保持峰温度的快速热处理。通过该快速热处理，如图8(a)所示，在半导体基板100的栅电极102的侧方区域上，N型延伸高浓度杂质层106A中含有的砷离子扩散，形成具有比较浅的接合面的作为第二扩散层的N型延伸高浓度扩散层106。进而，通过该快速热处理，基于砷离子的离子注入而形成的非晶形层在恢复成晶形层的同时，在注入时的非晶形·晶形界面的下侧形成位错环缺陷层109。其结果，如图8(a)所示，通过快速热处理，在位错环缺陷层109上，P型沟道扩散层103中含有的铟偏析，在N型延伸高浓度扩散层106的下侧，通过位错环缺陷层与P型沟道扩散层103的铟之间的相互作用，自己整合地形成浓度比P型沟道扩散层103高的作为第三扩散层的P型凹槽扩散层107。
然后，例如通过CVD法，在半导体基板100的含有栅电极102的整个面上沉积膜厚大致50nm的氮化硅膜。接着，对沉积后的氮化硅膜进行各向异性蚀刻，如图8(b)所示，在栅电极102的栅极长方向侧的两侧面上形成由氮化硅膜构成的侧壁108。这里，在侧壁108上，也可以使用二氧化硅来代替氮化硅，另外也可以使用由二氧化硅和氮化硅构成的叠层膜。
接着，以栅电极102和侧壁108作为掩模，在半导体基板100上，以注入能大致15keV、注入量大致3×1015/cm2离子注入N型杂质的砷离子。然后，对半导体基板100，以大致200℃/秒～250℃/秒的升温速率升温至850℃～1050℃左右，保持峰温度最大10秒钟左右或进行不保持峰温度的快速热处理。通过该快速热处理，如图8(c)所示，在半导体基板100的侧壁108的侧方区域上，砷离子扩散，与N型延伸高浓度扩散层106连接并形成接合面比该扩散层106深的作为第四扩散层的N型高浓度扩散层105。
这里，图9(a)～图9(c)以及图10表示图6(a)～图6(c)以及图7(a)中所示的各工序的杂质分布图。横轴表示源于基板表面的深度，纵轴是以对数表示杂质浓度。
首先，如图9(a)所示，通过离子注入形成图6(a)所示P型沟道杂质层103A的铟(In)离子，在表示半导体基板100中的铟杂质浓度的峰值的区域正下方形成非晶形·晶形(a/c)界面。
然后，如图9(b)所示，通过比较深地离子注入形成图6(b)所示非晶形层104A的锗(Ge)离子，非晶形·晶形界面移动至比半导体基板100中的锗杂质浓度的峰值还深的位置。
然后，如图9(c)所示，通过图6(c)所示的快速热处理，基于铟和锗的各离子注入形成的非晶形层104A返回至结晶层。此时，各自被离子注入的铟离子和锗离子几乎不扩散。另外，基于锗的非晶形·晶形界面的正下方产生残留缺陷(位错环缺陷)层。
然后，如图10所示，通过图7(a)所示的快速热处理，铟离子扩散，另外，基于锗的残留缺陷层消失。
如以上所述，根据实施方式2，在形成P型沟道扩散层103时，以大致5×1013/cm2的注入量离子注入质量数相对较大的作为重离子的铟离子，然后通过进行使用与构成基板100的元素同族的锗离子的非晶形化注入，可以使通过铟的注入而形成的非晶形·晶形界面向基板的深方向扩延。其结果，可以在由P型沟道扩散层103A形成P型沟道扩散层103的热处理时，不在P型沟道扩散层103的附近形成影响铟离子扩散的位错环缺陷层。
另外，在实施方式2中，在图6(b)所示的锗离子的离子注入工序与图7(a)所示的对铟离子进行活性化的高温快速热处理(spike RTA)工序之间，通过进行图6(c)所示的低温热处理，恢复非晶形层104A的结晶性。由于该低温热处理的温度十分低，因此几乎不引起杂质扩散而能够仅进行结晶损伤的恢复，从而只进行非晶形层104A的再生长。其结果，仅通过高温的快速热处理，与同时进行非晶形层104A的结晶性恢复与铟离子的活化的实施方式1相比，可以确实地使铟的扩散深度变浅。
由此，即使以产生非晶形化剂量以上的高剂量注入沟道形成用重离子的铟离子，如以往那样，在位错环缺陷层上产生很强的铟偏析，从而可以避免P型沟道扩散层103的活化浓度降低的现象。因此，根据实施方式2，即使不分开进行沟道扩散层形成用重离子的离子注入，而仅通过一次的离子注入也能够形成高浓度的沟道扩散层。
另外，通过非晶形化注入由IV族元素构成的杂质离子，非晶形·晶形界面远离P型沟道扩散层103，由于在沟道区域的附近不形成位错环缺陷层，因此也可以防止由于该位错环缺陷层引起的漏电流。
如以上所示，根据实施方式2，可以确实形成使用作为重离子的铟离子的高浓度P型沟道扩散层103。
另外，在P型沟道扩散层的形成中，由于使用质量数相对较大的铟离子，因此在P型沟道扩散层103中基板表面的附近杂质浓度变低，另一方面，在离基板表面稍深的区域上杂质浓度变高，得到所谓倒退的杂质分布图。由此，可以防止主要由杂质扩散引起的载流子迁移率的降低，由于可以抑制短沟道效应的显著化，因此可以确实地进行晶体管的微细化。
另外，在形成N型延伸高浓度杂质层106A的砷离子的注入时，半导体基板100非晶形化。因此，通过砷离子注入后的快速热处理，在非晶形·晶形界面的下侧形成位错环缺陷层109。已知铟在位错环缺陷层109上产生很强的偏析，如本实施方式那样，通过在P型沟道扩散层103的杂质离子中使用铟，在位错环缺陷层109、即N型延伸高浓度扩散层106的接合面的下侧上形成产生很强铟偏析的区域。由于该区域作为P型凹槽扩散层107发挥作用，因此就没有必要特意设置形成P型凹槽扩散层107的工序。
另外，作为积极地形成P型凹槽扩散层107的方法，可以在注入图7(c)的砷离子后，以栅电极102作为掩模在半导体基板100上注入P型杂质。例如通过以注入能大致15keV、注入量大致1×1013/cm2的离子注入P型杂质的硼(B)离子，可以弥补P型凹槽扩散层107的杂质浓度的不足部分。
另外，在实施方式2中，在P型沟道扩散层103的杂质离子中使用了铟离子，但是也可以取而代之，只要是比硼离子重并且成为P型的离子即可，另外，也可以同时使用硼离子与比该硼离子重并且成为P型的离子。另外，也可以使用质量数比铟大的3B族元素。
另外，实施方式2中，作为半导体装置使用了N沟道MIS型晶体管，但是也可以取而代之，使用P沟道MIS型晶体管。在P沟道MIS型晶体管的情况下，作为构成沟道扩散层的N型杂质离子，例如可以使用象锑(Sb)离子或铋(Bi)离子等比砷离子重的5B族元素。
另外，也可以省略图7(a)所示的快速热处理工序。在这种情况下，通过图8(a)所示的快速热处理工序，同时形成P型沟道扩散层103、N型延伸高浓度扩散层106以及P型凹槽扩散层107。
另外，在实施方式1以及实施方式2中，在半导体基板100上也可以取代通常的面方位[100]，使用在面方位上具有[110]面的硅。这样，由于注入的铟离子引起沟流，所以注入的铟离子与构成半导体基板100的硅晶格变得很难冲突，由此，对于硅晶格的铟离子的注入损伤变弱，其结果，减少成为EOR位错环缺陷层原因的晶格间硅的产生。
另外，作为半导体基板100，也可以使用在其主面上形成由硅构成的外延层的外延基板。这样，一般通过外延生长法得到的半导体，由于其结晶等级比通过通常的旋转拉制(CZ)法所得的半导体优良，因此与通常的半导体基板的情况相比，EOR位错环缺陷的产生也变少。
另外，至少在沟道区域，也可以具有硅晶格比通常的晶格常数大并且晶格变形的所谓变形硅层。在以下的实施方式3中，具体说明在沟道区域设置变形硅层的构成。
(实施方式3)以下，参照
本发明实施方式3的具有变形硅层的半导体装置。
图11(a)表示本发明实施方式3的MIS型晶体管的剖面构成。在图11中，在与图1所示构成部件相同的构成部件上付与相同的符号，因此省略其说明，仅说明不同点。
如图11所示，在P型半导体基板100的主面上形成由厚度50nm～100nm的硅锗(Si1-xGex，其中，0＜x＜1)构成的缓冲层110，和在该缓冲层110上形成由厚度20nm～50nm的硅外延生长而形成的变形硅层111。
如图11(b)所示，一旦在晶格常数比硅的晶格常数大的缓冲层110上外延生长硅(Si)，则如图11(c)所示，变形硅层111的晶格常数，变为比通常硅的晶格常数大的状态(strained)，晶格结构变为变形状态。这样，在一旦在晶体管的沟道区域上设置变形硅层111，电子以及空穴的电阻均下降，由于电阻以及空穴的迁移率提高，因此晶体管的作业特性提高。
另外，也可以不在P型半导体基板100上生长缓冲层110和变形硅层111，而在SOI基板的主面上生长缓冲层110以及变形硅层110。
(实施方式4)以下，说明本发明实施方式4的具有提高的源漏极(raiesd-s/d)结构的半导体装置及其制造方法。
图12(a)～图12(c)表示本发明实施方式4的MIS型晶体管的制造方法的工序顺序的剖面构成。在图12中，在与图2～图4所示构成部件相同的构成部件上付与相同的符号，因此省略其说明。
首先，如图12(a)所示，以与实施方式1的MIS型晶体管的制造方法相同的条件，在半导体基板100的上部，形成P型沟道扩散层103以及Ge含有层104。接着，与实施方式1相同，在半导体基板100的主面上形成栅极绝缘膜101以及栅电极102，以栅电极102作为掩模，分别在半导体基板100的比较浅的区域上形成N型延伸高浓度扩散层106以及在其下侧形成P型凹槽扩散层107。之后，在栅电极102的两侧面上形成侧壁108。
然后，如图12(b)所示，例如通过超高真空化学气相沉积(UHV-CVD)法，在半导体基板100的主面上的露出区域上，有选择地成长厚度5nm～100nm左右、优选35nm左右的外延硅层115。
然后，如图12(c)所示，以栅电极102和侧壁108为掩模，对外延硅层115及其下侧的半导体基板100，以注入能大致15keV、注入量大致3×1015/cm2地离子注入N型杂质的砷离子。接着，对于半导体基板100，以大致200℃/秒～250℃/秒的升温速率升温至850℃～1050℃左右，保持峰温度最大10秒钟左右或进行不保持峰温度的快速热处理。通过该快速热处理，在外延硅层115以及半导体基板100的侧壁108的侧方区域上，砷离子扩散，与N型延伸高浓度扩散层106连接并形成接合面比该扩散层106深的N型高浓度扩散层105。
另外，也可以根据实施方式2的制造方法形成实施方式4的MIS型晶体管。
另外，在实施方式4中，在半导体基板100上也可以取代通常的面方位[100]，使用在面方位上具有[110]面的硅基板、在通常半导体基板的上面设置外延层或变形硅层的外延基板。
另外，在各实施方式中，在栅电极102的侧面上直接形成了侧壁108，但是也可以在栅电极102与侧壁108之间形成由成为延伸注入掩模的二氧化硅构成的偏置隔板。
另外，侧壁108不限于单层膜，例如也可以是由L字状的硅氧化膜和在其上面形成的氮化硅膜构成的叠层膜。
此外，在各实施方式中，作为热处理，利用了保持峰温度最大10秒钟左右或进行不保持峰温度的快速热处理，但是，也可以取而代之，使用以短时间就能够进行热处理的瞬间退火或激光退火。
权利要求
1.一种半导体装置的制造方法，其特征在于，包括在半导体的沟道形成区域上通过离子注入由质量数相对大的重离子构成的第一导电型的第一杂质离子，在所述沟道形成区域上形成杂质注入层的第一工序；在所述半导体基板上通过离子注入第二杂质离子，在从半导体基板的表面至比杂质注入层深的区域上形成非晶形层的第二工序。
2.根据权利要求1所述半导体装置的制造方法，其特征在于，所述半导体基板由硅构成，所述第二杂质离子由IV族元素构成。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于，所述半导体基板的面方位为[100]面。
4.根据权利要求2所述的半导体装置的制造方法，其特征在于，所述半导体基板，在其上部具有由硅外延生长而形成的外延层。
5.根据权利要求2所述的半导体装置的制造方法，其特征在于，所述半导体基板，在其上部具有晶格比通常的晶格常数大的变形硅层。
6.根据权利要求1～5中任一项所述的半导体基板的制造方法，其特征在于，所述重离子是铟。
7.根据权利要求6所述的半导体基板的制造方法，其特征在于，所述重离子的注入量为5×1013/cm2以上。
8.根据权利要求1～5中任一项所述的半导体装置的制造方法，其特征在于，在所述第二工序之后，还具有通过进行第一热处理，在所述沟道形成区域上形成由所述第一杂质离子从杂质注入层扩散形成的第一导电型的第一扩散层的第三工序；有选择地在所述半导体基板上形成栅极绝缘膜和在该栅极绝缘膜上形成栅电极的第四工序；将所述栅电极作为掩模在所述半导体基板上离子注入第二导电型的第三杂质离子的第五工序；通过对所述半导体基板进行第二热处理，形成由所述第三杂质离子扩散形成的接合位置相对较浅的第二导电型的第二扩散层的第六工序。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，所述第一热处理，是将升温速率设为100℃/秒以上、将加热温度设为850℃～1050℃并在该加热的峰温度下最大保持10秒钟或者不保持该峰温度的快速热处理。
10.根据权利1～5中任一项所述的半导体装置的制造方法，其特征在于，在所述第二工序与所述第三工序之间，还具有第一杂质离子不从所述杂质注入层扩散并且以恢复所述非晶形层的结晶性的温度进行第三热处理，由此恢复基于第一杂质离子的结晶损伤的工序。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述第三热处理的加热温度为400℃～600℃。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述第三热处理的加热时间为1小时～20小时。
13.根据权利要求8所述的半导体装置的制造方法，其特征在于，在所述第四工序与所述第六工序之间，还具有在所述半导体基板上以所述栅电极为掩模而离子注入第一导电型的第四杂质离子的工序，所述第六工序，包括通过所述第二热处理，在所述第二扩散层的下侧形成由所述第四杂质扩散而形成的第一导电型的第三扩散层的工序。
14.根据权利要求8所述的半导体装置的制造方法，其特征在于，在所述第六工序之后，还具有在所述栅电极的侧面上形成由绝缘膜构成的侧壁的工序；以所述栅电极以及侧壁为掩模，在所述半导体基板上离子注入第二导电型的第五杂质离子后，通过进行第四热处理，在所述第二扩散层的外侧，形成由所述第五杂质离子扩散而形成并且接合面比所述第二扩散层深的第二导电型的第四扩散层的工序。
15.一种半导体装置，其特征在于，具有在上部具有沟道扩散层的半导体基板；在所述半导体基板上使存在栅极绝缘膜而形成的栅电极，所述离子扩散层由注入质量数相对较大的重离子组成的杂质离子而构成并且含有锗离子。
16.根据权利要求15所述的半导体装置，其特征在于，在所述半导体基板的所述沟道扩散层的下侧区域上也含有锗离子。
17.根据权利要求15所述的半导体装置，其特征在于，所述重离子为铟离子。
全文摘要
本发明提供一种半导体装置及其制造方法，该法在由P型硅构成的半导体基板(100)的沟道形成区域上，以注入能大致70keV、注入量大致5×10
文档编号H01L21/265GK1505121SQ0313483
公开日2004年6月16日 申请日期2003年9月25日 优先权日2002年10月10日
发明者野田泰史 申请人:松下电器产业株式会社