专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，特别是涉及设置在半导体器件中的绝缘膜。
背景技术：
硅氮化膜(SiN膜)可在半导体器件的多个部位中使用。但是，使用二氯甲硅烷(SiH2Cl2DCS)成膜的现有的SiN膜，若在制造下一代半导体器件上使用，则存在着会产生各种问题的可能。
作为一个例子，对在采用双栅极的下一代的DRAM中产生的问题进行说明。在下一代的DRAM中，作为电极加工用的硬掩模，使用200nm左右厚度的SiN膜。在使用DCS的SiN膜(DCS-SiN膜)的情况下，由于硼的扩散可借助于成膜后的高温工序而增速，故PMOS元件将劣化。起因于SiN膜的PMOS元件的劣化，得益于集成方面的对策而可以某种程度地缓和。但是，这样的对策，由于将使晶体管的性能劣化，故实际进行起来是困难的。因此，为了谋求更为本质的解决，不会产生PMOS元件的劣化的SiN膜的开发就非进行不可。
由DCS-SiN膜产生的元件劣化，可以通过使用四氯硅烷(SiCl4TCS)的SiN膜(TCS-SiN膜)来加以解决。但是，TCS-SiN膜的成膜速度慢，是DCS-SiN膜的成膜速度的大约1/3。成膜速度一般可采用改变成膜条件(成膜温度、成膜压力等)的办法使之增加。但是，由于要确保膜的均一性、要不使膜质劣化、要抑制灰尘等的必要性，故增加成膜速度在实际上是困难的。因此，在使用TCS-SiN膜的情况下，存在着生产性恶化的问题。
此外，作为下一代的闪速存储器的单元构造，人们提议使用把硅氮化膜用做电荷储存层的MONOS型的元件。MONOS元件是在半导体衬底上边依次叠层硅氧化膜(隧道氧化膜、底层氧化膜)、硅氮化膜(电荷储存层)、硅氧化膜(顶层氧化膜)和电极的元件，变成为M-O-N-O-S构造。电信息(‘0’或‘1’)的写入，可采用通过隧道氧化膜从半导体衬底向硅氮化膜内注入电子或空穴的办法进行。
在MONOS元件的情况下，由写入/擦除应力引起的数据破坏将成为问题。此外，在MONOS元件的情况下，由读出应力引起的数据破坏也将成为问题。在非易失性存储器的情况下，一般地说，虽然要求在进行了10万次的写入/擦除后，在10年间保持电荷的性能，但是，在现状的情况下，却得不到充分的电荷保持特性。
作为现有技术，在特开昭60-60770号公报中，公开了使用氢含有量彼此不同的2层的SiN膜构造。成膜气体，使用硅烷和氨气。具体地说，采用在下层一侧设置Si-H键多的SiN膜，在上层一侧设置Si-H键少的SiN膜的办法，改善电荷保持特性。但是，如后所述，这样的构造未必可以说是最佳的构造。
在特开平9-64205号公报中，公开了在作为电荷储存层使用的SiN膜中，在SiN膜的上表面附近具有硅浓度的峰值，在SiN膜的下表面附近具有氮浓度的峰值的构造。成膜气体例如使用DCS和氨气。具体地说，采用向SiN膜的单层膜中离子注入硅和氮的办法，调整硅和氮的浓度。但是，SiN膜是用DCS等形成的单层膜，这样的构造，未必可以说是最佳。
在特公平5-48631号公报中，公开了在底层氧化膜一侧形成含氧的硅氮化膜(硅氮氧化膜)作为储存电荷层的构造。倘采用这样的构造，就可以提高电荷保持特性。但是，如后所述，这样的构造未必可以说是最佳构造。
此外，在闪速存储器等的非易失性存储器中，伴随着元件的微细化，要求隧道绝缘膜的薄膜化。在作为隧道绝缘膜使用硅氧化膜或硅氮氧化膜的情况下，归因于被叫做直接隧道效应的机构，在施加5MV/cm以下的低电场的情况下会产生漏电流。为此，将使电荷保持特性恶化。
于是，为了降低低电场漏电流，人们提议把硅氮化膜用做隧道绝缘膜(Non-Volatile Semiconductor Memory Workshop 1998、p.95、和Non-Volatile Semiconductor Memory Workshop 2001、p.67)。但是，尽管初始特性优良，随着写入/擦除次数的增加，就将渐渐地产生被叫做SILC(Stress Induced Leakage Current应力诱发漏电流)的低电场漏电流。因此，作为非易失性存储器元件的数据保持能力是不充分的。
发明内容
如上所述，使用DCS形成硅氮化膜的情况下的问题，虽然可以采用使用TCS的办法解决，但是，在使用TCS的情况下，由于难于提高成膜速度，故存在着使生产性恶化的问题。
此外，虽然人们提出了把硅氮化膜用做电荷储存层的非易失性存储器元件的方案，但是，若使用现有的构造，则存在着得不到可以满足的电荷保持特性的问题。
此外，虽然人们提出了在非易失性存储器元件的隧道绝缘膜中使用硅氮化膜的方案，但是，若使用现有的构造，则存在着得不到可以满足的电荷保持特性的问题。
本发明就是对于上述现有的问题而发明的，目的在于采用改善硅氮化膜的构成或形成方法的办法，提供特性等优良的半导体器件及其制造方法。
本发明的半导体器件，是具备半导体衬底；栅极电极；在上述半导体衬底和上述栅极电极之间形成的第1绝缘膜；含有沿着上述栅极电极的上表面或侧面上形成，含有氮、硅和氢的下层一侧硅氮化膜，和在下层一侧硅氮化膜上边形成，含有氮、硅和氢的上层一侧硅氮化膜的第2绝缘膜的半导体器件，其特征在于在上述下层一侧的硅氮化膜中的氮(N)和硅(Si)之间的组成比N/Si这一方，比在上述上层一侧的硅氮化膜中的氮(N)和硅(Si)之间的组成比N/Si更高。
此外，本发明的半导体器件，是具备半导体衬底；栅极电极；在上述半导体衬底和上述栅极电极之间形成的第1绝缘膜；含有与上述栅极电极邻近地形成，含有氮、硅和氢的下层一侧硅氮化膜，和在下层一侧硅氮化膜上边形成，含有氮、硅和氢的上层一侧硅氮化膜的第2绝缘膜的半导体器件，其特征在于在上述下层一侧硅氮化膜中含有的氢的浓度这一方，比在上述上层一侧硅氮化膜中含有的氢的浓度更高。
此外，本发明的半导体器件，是具备串联连接起来的多个存储单元的半导体器件，上述存储单元，具备含有源极区域、漏极区域、被上述源极区域和上述漏极区域挟持着的沟道区域的半导体衬底；在上述半导体衬底上边形成的第1绝缘膜；在上述第1绝缘膜上边形成且储存通过上述第1绝缘膜从上述半导体衬底注入进来的电荷的第2绝缘膜，具有厚度为1nm以上4nm以下的下层一侧硅氮化膜和在下层一侧硅氮化膜上边形成的上层一侧硅氮化膜；在上述第2绝缘膜上边形成的第3绝缘膜；在上述第3绝缘膜上边形成的控制栅极电极，其特征在于上述第2绝缘膜，具有上述源极区域附近的第1区域，和上述漏极区域附近的第2区域，在上述第1区域和第2区域内彼此独立地储存电荷。
本发明的半导体器件的制造方法，是具备在半导体衬底上边形成第1绝缘膜的工序，和在含有上述第1绝缘膜的区域上边形成第2绝缘膜的工序的半导体器件的制造方法，其特征在于形成上述第2绝缘膜的工序，具备如下的工序用含有四氯硅烷的第1硅源，和第1氮源形成第1硅氮化膜的工序；在上述第1硅氮化膜上边，使用四氯硅烷以外的第2硅源和第2氮源形成第2硅氮化膜的工序。
此外，本发明的半导体器件，是具备半导体衬底；栅极电极；在上述半导体衬底和上述栅极电极之间形成的第1绝缘膜；与上述栅极电极邻接地形成，含有氮、硅和氢的硅氮化膜的第2绝缘膜的半导体器件，其特征在于重氢的个数对在上述硅氮化膜中含有的全部氢的个数的比率在0.9以上。
此外，本发明的半导体器件的制造方法，是具备在半导体衬底上边形成第1绝缘膜的工序，在含有上述第1绝缘膜的区域上边形成第2绝缘膜的工序的半导体器件的制造方法，其特征在于形成上述第2绝缘膜的工序，含有用硅源和含有重氢的氮源形成硅氮化膜的工序。
此外，本发明的半导体器件，其特征在于具备半导体衬底；控制栅极电极；在上述半导体衬底和上述控制栅极电极之间形成，含有硅、氮和已结合到氮上的重氢的硅氮化膜；在上述控制栅极电极和上述硅氮化膜之间形成，储存通过上述硅氮化膜从上述半导体衬底注入进来的电荷的电荷储存膜。
倘采用本发明，得益于使用下层一侧硅氮化膜和上层一侧硅氮化膜的叠层构造，故可以得到特性和生产性优良的半导体器件。
倘采用本发明，得益于使用下层一侧硅氮化膜和上层一侧硅氮化膜的叠层构造，故可以得到电荷保持特性等优良的半导体器件。
倘采用本发明，得益于在硅氮化膜中含有重氢，故可以得到电荷保持特性等优良的半导体器件。
图1的剖面图示出了本发明的实施形态1的半导体器件的制造方法的一部分。
图2的剖面图示出了本发明的实施形态1的半导体器件的制造方法的一部分。
图3的剖面图示出了本发明的实施形态1的半导体器件的制造方法的一部分。
图4的剖面图示出了本发明的实施形态1的半导体器件的制造方法的一部分。
图5的剖面图示出了本发明的实施形态1的半导体器件的制造方法的一部分。
图6涉及本发明的实施形态，示出了SiN膜中的N/Si的组成比和漏电流之间的关系。
图7涉及本发明的实施形态，示出了SiN膜中的N/Si的组成比和密度之间的关系。
图8的剖面图示出了本发明的实施形态2的半导体器件的制造方法的一部分。
图9的剖面图示出了本发明的实施形态2的半导体器件的制造方法的一部分。
图10的剖面图示出了本发明的实施形态2的半导体器件的制造方法的一部分。
图11的剖面图示出了本发明的实施形态2的半导体器件的制造方法的一部分。
图12的剖面图示出了本发明的实施形态2的半导体器件的制造方法的一部分。
图13的剖面图示出了本发明的实施形态3的半导体器件的构造。
图14的剖面图示出了本发明的实施形态4的半导体器件的构造。
图15涉及本发明的实施形态，对于各种硅氮化膜示出了电荷保持特性。
图16涉及本发明的实施形态，示出了在使硅氮化膜的膜厚变化时的电荷保持特性。
图17的剖面图示出了本发明的实施形态5的一个例子。
图18的剖面图示出了本发明的实施形态5的另一个例子。
图19的剖面图示出了本发明的实施形态5的又一个例子。
图20的剖面图示出了本发明的实施形态5的再一个例子。
图21涉及本发明的实施形态，示出了氢浓度与深度之间的关系。
图22涉及本发明的实施形态，示出了氧浓度与深度之间的关系。
图23涉及本发明的实施形态，示出了数据保持时间与平带电压之间的关系。
图24涉及本发明的实施形态，示出了编程电压与平带电压之间的关系。
图25涉及本发明的实施形态，示出了储存电荷的重心深度与储存电荷密度之间的关系。
图26涉及本发明的实施形态的比较例，示出了储存电荷的重心深度与储存电荷密度之间的关系。
图27的电路图涉及本发明的实施形态，示出了NAND型元件的构成。
图28涉及本发明的实施形态，示出了重氢退火的效果。
图29涉及本发明的实施形态，示出了重氢退火的效果。
图30的剖面图示出了本发明的实施形态7的半导体器件的构造。
图31的电路图示出了把图30的半导体器件用于反相器的例子。
图32的剖面图示出了本发明的实施形态8的半导体器件的构造。
图33的剖面图示出了本发明的实施形态9的半导体器件的构造。
具体实施例方式
以下，参看
本发明的实施形态。
实施形态1图1到图5的剖面图示出了本发明的实施形态1的半导体器件(MIS晶体管)的制造方法。
首先，如图1所示，在硅衬底101上边，形成元件隔离区102和栅极绝缘膜103。栅极绝缘膜103是厚度4.5nm的硅氮氧化膜。接着，在栅极绝缘膜103上边，作为栅极电极，形成非晶硅膜104(70nm)、氮化钨膜105(5nm)和钨膜106(40nm)的叠层构造。向非晶硅膜104中，在PMOS区域中添加p型杂质，在NMOS区域中添加n型杂质。例如，在5keV、5×1014到1×1016cm-2的条件下，向PMOS区域离子注入硼，在10keV、5×1014到1×1016cm-2的条件下，向NMOS区域离子注入磷。借助于此，就可以向PMOS的栅极电极中导入比1×1019cm-3多而且比1×1021cm-3少的硼。
其次，如图2所示，用减压化学气相淀积(LP-CVD)法形成合计厚度200nm的硅氮化膜(SiN膜)107和108。SiN膜107和108，要如下那样地形成。
首先，用四氯硅烷(SiCl4TCS)和氨气(NH3)形成SiN膜107。成膜条件为温度700到900℃、压力0.01到10Torr、TCS流量/NH3流量比为0.01到10。使用TCS的SiN膜(TCS-SiN膜)的成膜速度为1nm/min。成膜时间为80分钟，形成厚度80nm的SiN膜107。接着，用二氯甲硅烷(SiH2Cl2DCS)和氨气，形成SiN膜108。成膜条件为温度600到900℃、压力0.01到10Torr、DCS/NH3流量比为0.01到10。使用DCS的SiN膜(DCS-SiN膜)的成膜速度为3.2nm/min。成膜时间为40分钟，形成厚度120nm的SiN膜108。另外，DCS-SiN膜108，在形成了TCS-SiN膜107之后，不使衬底暴露于大气中地在同一炉内连续地形成。
其次，如图3所示，形成用光刻技术图形化的光刻胶膜109。以光刻胶膜109为掩模，对SiN膜107和108进行干法刻蚀。然后，除去光刻胶膜109。
其次，如图4所示，以SiN膜107和108为硬掩模，用通常的干法刻蚀技术，依次对钨膜106、氮化钨膜105和非晶硅膜104进行刻蚀。这时，借助于干法刻蚀削掉SiN膜108的上部，使SiN膜107和108的合计膜厚变成为130nm。
在这里，说明分2层形成SiN膜的理由。
在SiN形成工序之后，要进行多次目的为使杂质激活的高温工序。在该高温工序中，在仅仅在电极上边形成DCS-SiN膜的情况下，PMOS元件将劣化。因为归因于高温工序，电极中的硼将穿透栅极绝缘膜一直扩散到衬底为止。象这样的起因于SiN膜的硼的扩散可以采用使用TCS-SiN的办法予以抑制(参看M.Tanaka et al.、10-1、2001Symposium on VLSI Symposium、Digest of Technical Papers)。即，采用使用TCS-SiN的办法，就可以抑制硼的扩散而不会给元件特性造成影响。
但是，在仅仅使用TCS-SiN膜的情况下，生产性将显著地恶化。TCS-SiN膜的成膜速度，是DCS-SiN的1/3左右。例如，如果想用TCS形成200nm的SiN膜，则需要200分钟，与在DCS的情况下(60分钟)比较，生产性显著地受到损害。此外，由于TCS每一个分子都具有4个氯，故与DCS比通过化学反应可产生2倍的NH4Cl。NH4Cl是固体，将给装置的排气系统造成损伤。即，NH4Cl将堵塞管道或变成为灰尘附着在排气泵内。为此，在使用TCS的情况下，维修频度显著地增加，因而将使生产性恶化。因此，虽然为了实现高性能元件，TCS是必须的，但是却存在着使生产性恶化的问题。
在这里，当注目于图4时，则以200nm的厚度形成的SiN膜，在栅极电极形成后，就仅仅剩下了约130nm左右。由此可知没有必要仅仅用TCS形成200nm。为此，在将对电学特性造成影响的成膜初期，用TCS形成SiN膜，在实质上作为掩模起作用的成膜后期，则使用DCS，借助于此，就可以提高生产性。在这里应当考虑的是必须以不产生起因于硼的扩散的PMOS元件的劣化的那种程度的厚度形成TCS-SiN膜。即，元件特性和生产性处于妥协折中的关系。
对2层的SiN膜的膜厚比和元件特性的相关进行研究的结果，在TCS/DCS为80nm/120nm的情况下，即，在TCS/DCS＝0.67的情况下，在元件特性上不会产生问题。在上边所说的例子中，使仅仅用TCS进行成膜的情况下的成膜时间减少约40％是可能的。
在形成了栅极电极后，进行侧壁氧化。后氧化，由于是使钨膜106露出来的构造，故在氮、氢和水的混合气氛中，在80℃，进行30分钟。
其次，如图5所示，以图形化后的光刻胶(未画出来)为掩模，对单元区域、NMOS区域和PMOS区域中的源/漏极区域111进行杂质的离子注入。然后，在氮气气氛中，在850℃，进行10秒钟的目的为使杂质激活的退火。
其次，形成厚度20nm的绝缘用的SiN膜110。该SiN膜110用来防止要连接到栅极电极和源/漏极区域111上的接触电极(未画出来)之间的漏电流。首先，以TCS形成10nm的下层一侧的SiN膜，接着，用DCS形成10nm的上层一侧的SiN膜。DCS-SiN膜，要在形成了TCS-SiN膜后，不使衬底暴露于大气中连续地形成。成膜条件都规定为成膜温度700℃、成膜压力0.5Torr、硅源流量(DCS或TCS)100sccm、氨气流量1000sccm。在该成膜条件下的成膜速度，在DCS的情况下为0.8nm/min，在TCS的情况下为0.3nm/min。然后，采用进行干法刻蚀除去底面的SiN膜的办法，在栅极电极的周围选择地剩下SiN膜110。
SiN膜110，直接与添加进硼的硅膜104接连。为此，归因于先前所说的理由，TCS-SiN膜和DCS-SiN膜之间的叠层构造的应用就变成为是有效的。倘采用研究结果，如果TCS/DCS为10nm/10nm(膜厚比)，则可以充分地抑制硼的扩散。因此，若把TCS/DCS的膜厚比作成为1.0以下，则在可以提高生产性的同时，还可以抑制硼的扩散。
此外，采用应用TCS-SiN膜的办法，还可以降低漏电流。TCS-SiN膜，与DCS-SiN膜比，N/Si的组成比高。就是说，与DCS-SiN膜比较，TCS-SiN膜是富氮的，接近于化学计量比。
图6示出了SiN膜中的N/Si组成比和漏电流之间的关系。TCS-SiN膜的N/Si的组成比约为1.34，DCS-SiN膜的N/Si的组成比约为1.30。由图可知，随着N/Si组成比变高，接近于硅氮化膜的化学计量比(4/3)，漏电流将减小。
图7示出了SiN膜中的N/Si组成比和密度之间的关系。TCS-SiN膜的密度约为2.62g/cm3，DCS-SiN膜的密度约为2.76g/cm3。可知N/Si组成比越高则密度越小。此外，由密度小可知，TCS-SiN膜的相对介电系数(6.8)，比DCS-SiN膜的相对介电系数(7.4)还小。因此，采用应用TCS-SiN膜的办法，就可以减小寄生电容。
但是，在图5所示的SiN膜110中仅仅使用TCS-SiN膜的情况下，就不能够实现漏电流的降低。由于要在栅极电极的附近形成接触电极，故将变成为多晶硅膜104与TCS-SiN膜接连的构造。在接触电极形成后，就可进行目的为激活化的高温工序。TCS-SiN膜，由于过剩地含有氮，故与多晶硅之间的反应性高。为此，TCS-SiN膜中的氮就会借助于高温工序而向多晶硅一侧扩散。其结果是在作为SiN膜110使用TCS-SiN膜的单层构造的情况下，将产生在高温工序之后漏电流增加的问题。
在本例中，由于在TCS-SiN膜形成后形成DCS-SiN膜，故可以降低SiN膜110和多晶硅膜104之间的反应性，因而可以减小漏电流。此外，采用使用TCS-SiN膜和DCS-SiN膜的叠层构造的办法，与TCS-SiN单层的情况下比，可以使成膜时间缩短约40％。
如上所述，在本实施形态中，采用使用下层一侧的TCS-SiN膜和上层一侧的DCS-SiN膜的2层构造的办法，在可以抑制硼扩散和减小漏电流的同时，还可以提高生产性。
另外，对于下层一侧的SiN膜和上层一侧的SiN膜来说，一般地说，以下的形态是可能的。另外，这些形态，对于后述的实施形态2到7也同样可以应用。
如图6和图7所示，TCS-SiN膜的N/Si组成比约为1.34，DCS-SiN膜的N/Si组成比约为1.32。因此，理想的是下层一侧的SiN膜的组成比N/Si比1.32高，上层一侧的SiN膜的组成比N/Si比1.32低。此外，在组成比N/Si为1.32时的SiN膜的密度约为2.68g/cm3。因此，理想的是下层一侧的SiN膜的密度比2.68g/cm3低，上层一侧的SiN膜的密度比2.68g/cm3高。
此外，如后所述(参看图21)，在TCS-SiN膜中所含有的氢的浓度约为7×1021/cm3，DCS-SiN膜中所含有的氢的浓度约为3×1021/cm3。因此，理想的是在下层一侧的SiN膜中所含有的氢的浓度比5×1021/cm3高，在上层一侧的SiN膜中所含有的氢的浓度比5×1021/cm3低。另外，在氢中，也可以含有重氢(D)等的氢的同位素。
此外，从在TCS和DCS中含有氯可知，在TCS-SiN膜和DCS-SiN膜中也含有氯，通常这些氯的浓度比1×1019/cm3高。
此外，虽然DCS具有Si-H键，但是，TCS却不具有Si-H键。为此，相对于DCS-SiN膜具有许多的Si-H键，TCS-SiN膜的Si-H键少。倘采用使用傅立叶变换型红外吸收法(FT-IR法)进行分析，人们认为相对于在DCS-SiN膜中Si-H键的密度比1×1020/cm3高，在TCS-SiN膜中Si-H键的密度比1×1020/cm3低。
此外，在下层一侧的SiN膜和上层一侧的SiN膜中，也可以含有氧。但是，下层一侧的SiN膜和上层一侧的SiN膜，理想的是不暴露于大气中连续地形成。在该情况下，如后所述(参看图22)，理想的是在下层一侧的SiN膜和上层一侧的SiN膜之间的界面处的氧浓度比1×1022/cm3低。
此外，上层一侧的SiN膜，也可以使用用硅烷(SiH4)或六氯二硅烷(HCDSi2Cl6)成膜而不使用DCS成膜的SiN膜。
实施形态2图8到图12的剖面图示出了本发明的实施形态2的半导体器件(MIS晶体管)的制造方法。
首先，如图8所示，用通常的方法，在硅衬底121上边，形成元件隔离区域(未画出来)、栅极绝缘膜124、栅极电极125、侧壁绝缘膜126、扩展区域123和源/漏极区域122。栅极电极125用非晶硅膜形成，向非晶硅膜中，在PMOS区域中添加p型杂质，在NMOS区域中添加n型杂质。向非晶硅膜进行的杂质的离子注入，与向源/漏极区域122进行的离子注入同时进行。例如，在7keV、5×1014到1×1016cm-2的条件下，向PMOS区域内离子注入硼，向NMOS区域，在65keV、5×1014到1×1016cm-2的条件下离子注入砷。侧壁绝缘膜126是用TEOS形成的硅氧化膜(SiO2膜)。借助于此，向PMOS的栅极电极导入比1×1019/cm3多而且比1×1021/cm3少的硼。
其次，如图9所示，用LPCVD法，形成厚度70nm的SiN膜127。该SiN膜127，是下层一侧的TCS-SiN膜和上层一侧的DCS-SiN膜的叠层构造。首先，用TCS形成下层一侧的SiN膜。成膜条件为温度700到900℃、压力0.01到10Torr、TCS/NH3流量比为0.01到10。TCS-SiN膜的成膜速度为1nm/min。成膜时间为20分钟，形成厚度20nm的TCS-SiN膜。接着，用DCS形成上层一侧的SiN膜。成膜条件为温度600到900℃、压力0.01到10Torr、DCS/NH3流量比为0.01到1。DCS-SiN膜的成膜速度为3.2nm/min。成膜时间为16分钟，形成厚度50nm的DCS-SiN膜。另外，DCS-SiN膜，要在形成了TCS-SiN膜后，不使衬底暴露在大气中连续地形成。
其次，如图10所示，用干法刻蚀技术，在栅极电极的侧壁上边，选择地保留SiN膜127。在侧壁上边剩下的SiN膜127的最大膜厚为50nm左右。侧壁SiN膜127在起着硅化物块的作用的同时，还起着药液处理时的刻蚀阻挡层的作用。即，可借助于侧壁SiN膜127抑制栅极电极125和源/漏极区域122上边的钴硅化物之间的交联反应，而且，还可抑制结漏电流的增加。在没有侧壁SiN膜127的情况下，归因于钴硅化物工序前的前处理，TEOS-SiO2膜将后退。为此，一直到更接近电极附近为止都会形成钴硅化物，使结漏电流遗憾地增加。
其次，如图11所示，用溅射法形成钴膜。接着，用800℃、30秒左右的热工序使钴与硅反应，形成钴硅化物膜128。此外，在除去了未硅化物化的钴膜后，用LPCVD法形成40nm的SiN膜129。该SiN膜129起着形成接触孔时的刻蚀阻挡层的作用。
其次，如图12所示，用使用等离子体的成膜法，作为层间绝缘膜形成200nm的硅氧化膜(TEOS-SiO2膜)130。此外，用CMP法使硅氧化膜130的表面平坦化。然后，以光刻胶图形(未画出来)和SiN膜127为掩模，自对准地形成接触孔。此外，向接触孔内埋入导电材料，形成接触电极131。
在仅仅用DCS-SiN膜形成SiN膜127的情况下，归因于硼的扩散，就会产生栅极电极的耗尽化、界面能级的增加和对电场-温度应力的耐性劣化等。为实现高性能化，TCS-SiN膜的形成是必须的。但是，如果仅仅用TCS-SiN膜，由于生产性会恶化，故在本实施形态中，不使元件性能劣化那种程度地把TCS-SiN膜形成得薄，且在TCS-SiN膜上边形成DCS-SiN膜。在本实施形态中，也可以采用使TCS-SiN膜/DCS-SiN膜的膜厚比变成为1.0以下的办法，在提高生产性的同时，抑制硼的扩散。
如上所述，在本实施形态中，采用使用下层一侧TCS-SiN膜和上层一侧DCS-SiN膜的2层构造的办法，也可以得到与在实施形态1中说明的效果同样的效果。
实施形态3图13的剖面图示出了本发明的实施形态3的半导体器件(非易失性存储器、闪速存储器)的构造。
在图13中，在硅衬底141上边，形成有隧道绝缘膜142、将变成为电荷储存膜的浮置栅极143、中间绝缘膜144、用多晶硅膜形成的控制栅极145和钨硅化物膜146。此外，在钨硅化物膜146上边形成SiN膜147，沿着栅极构造的侧壁形成SiN膜148。含于中间绝缘膜144中的SiN膜、SiN膜147和SiN膜148中的至少一个，是下层一侧的TCS-SiN膜和上层一侧的DCS-SiN膜的叠层构造。此外，把栅极构造夹在中间地形成源/漏扩散层149。
在本实施形态中，除去也可以得到在实施形态1中所述的同样的效果之外，如下所述，还可以抑制起因于SiN膜成膜后的高温热工序的隧道绝缘膜的劣化。
在这里，对在侧壁上边形成的SiN膜148进行说明。在闪速存储器中，在写入和擦除时需要20V左右的高电压。在DCS-SiN膜中俘获中心(陷阱)多。为此，在写入时注入进来的电子就被俘获到SiN膜中，其结果是存在着阈值电压变化的问题。如上所述，在TCS-SiN膜中，就象从N/Si组成比接近于化学计量比，漏电流少所暗示的那样，俘获中心少。因此采用在与栅极构造接连的一侧使用TCS-SiN膜的办法就可以抑制在写入时注入进来的电子被俘获于SiN膜中的现象。因此，采用在下层一侧使用TCS-SiN膜的办法，就可以抑制写入时的电子俘获所伴生的阈值电压的变动。
实施形态4图14的剖面图示出了本发明的实施形态4的半导体器件(MONOS型存储器件)的构造。
首先，在硅衬底201上边，形成厚度0.5到10nm的硅氧化膜202。硅氧化膜202是MONOS元件中的隧道氧化膜(底层氧化膜)。通过该硅氧化膜202，进行电子或空穴的注入。
其次，在硅氧化膜202上边，用LPCVD法，形成1到4nm的TCS-SiN膜而不进行湿式的前处理等。成膜条件为温度700到900℃、压力0.01到10Torr、TCS/NH3流量比为0.01到1。接着，用LPCVD法，形成2到20nm的DCS-SiN膜。成膜条件为温度600到900℃、压力0.01到10Torr、DCS/NH3流量比为0.01到1。借助于此，作为电荷储存膜就可以形成合计膜厚12nm的硅氮化膜。另外，DCS-SiN膜203，要在形成了TCS-SiN膜206后，不将TCS-SiN膜暴露于大气中连续地形成。借助于此，就可以减少在DCS-SiN膜203与TCS-SiN膜206之间的界面区域207的氧浓度。
其次，在硅氮化膜203上边形成0.5到30nm的硅氧化膜(顶层氧化膜)204而不进行温式的前处理等。硅氧化膜204用来防止来自电极的电荷注入或从电荷储存层向电极进行的电荷的漏泄。然后为了提高顶层氧化膜204的膜质，例如在800℃下进行使用氧和氢的燃烧氧化。接着，在硅氧化膜204上边，不进行湿式的前处理等形成控制电极205。例如，用LPCVD法，用硅烷，在温度600℃下，形成厚度200nm的硅膜。接着，向硅膜中导入杂质。然后，进行激活化处理，形成控制电极205。
其次，对用上边所说的方法形成的MONOS元件的电学特性的测定结果进行说明。
图15和图16是电容器(面积0.01mm2)的评价结果。在使得平带电压的变化变成为3V那样地进行了写入的状态下，测定电荷保持特性。所谓电荷保持特性，就是表明储存电荷对经过时间的依赖性的特性。电荷保持特性，可采用从刚刚写入后开始每经过规定时间就用电容-电压(C-V)测定法确定平带电压的办法得到。
保持在硅氮化膜中的电荷，随着时间的经过一起，向衬底一侧漏泄。为此，平带电压就从初期的写入电压，随着时间的经过而渐渐地减少。图中所示的减少率，是每一位数时间的平带电压的变化量(V/dec)。理所当然的是，减少率越小电荷储存层就越优良。在闪速存储器中，必须保证把已写入的信息保持10年，即，在10年后仍能判别‘0’和‘1’。在这里，假定10年还可以用3×108秒，用0.5V的差判别‘0’和‘1’。当把上述规格换算成减少率时，3V写入时的规格就将变成为约0.3V/dec。
图15对4种硅氮化膜示出了电荷保持特性的评价结果。SiN-1是仅仅用DCS-SiN膜形成硅氮化膜的情况，是富硅的硅氮化膜的评价结果。SiN-2是仅仅用TCS-SiN膜形成硅氮化膜的情况，是接近于化学计量比的硅氮化膜或富氮的硅氮化膜的评价结果。此外，SiN-2/SiN-1(in-situ，即原位)是在SiN-2上边连续地形成SiN-1的情况下的评价结果。SiN-2/SiN-1(ex-situ，即外部)是在把SiN-2暴露在大气中之后再形成SiN-1的情况下的评价结果。另外，4种硅氮化膜，不论哪一种合计膜厚都相等。由图15的结果可知，电荷保持特性最好的是SiN-2/SiN-1(in-situ)。
首先对(in-situ)比(ex-situ)好的原因进行说明。在(ex-situ)的情况下，在硅氮化膜/硅氮化膜界面上存在着许多的氧。为此，将增加写入/擦除电压。在(ex-situ)的情况下，归因于强的电场应力，10万次的写入/擦除后的劣化很厉害。
对仅仅用SiN-2形成的硅氮化膜，在10万次写入/擦除后的劣化很厉害的理由进行说明。在SiN-2中，N/Si组成比接近于化学计量比，膜中的俘获中心密度少，介电系数低。为此，写入/擦除电压增加。因此，在SiN-2中，也归因于强的电场应力使得劣化变得很厉害。
在in-situ叠层膜中，归因于在衬底一侧界面上形成的SiN-2的存在，可使俘获电子远离电极一侧。为此，就可以显著地改善电荷保持特性。此外，在in-situ叠层膜的情况下，由于膜的大部分由俘获中心多的SiN-1形成，故写入/擦除电压几乎不增加。因此，就可以把写入/擦除时的电场应力也抑制得低。为此，就可以抑制10万次写入/擦除后的膜的劣化。
其次，说明在in-situ叠层膜中，SiN-2的膜厚和减少率之间的关系。图16是对于SiN-2/SiN-1(in-situ)，使合计膜厚变成为恒定，对减少率和SiN-2的膜厚之间的关系进行研究的结果。纵轴是减少率，横轴是衬底一侧的硅氮化膜(SiN-2)的膜厚。
SiN-2的膜厚为8nm的情况下的减少率，与在SiN-2单层膜的情况下相同。另一方面，在SiN-2的膜厚为4nm和2nm的情况下，减少率的绝对值小。因此，当SiN-2的膜厚变成为4nm以下时，叠层构造的效果就将变得显著起来。这被认为是储存电子归因于SiN-2而远离衬底的效果，和可用SiN-1有效地俘获电子的效果所产生的结果。
如上所述，倘采用本实施形态，归因于使用下层一侧的TCS-SiN膜和上层一侧的DCS-SiN膜的叠层构造，而可以得到电荷保持特性优良的半导体器件。
实施形态5图17的剖面图示出了本发明的实施形态5的半导体器件(MONOS型存储器件)的构造。
硅衬底301是杂质(硼或铟)的浓度为1014cm-3到1019cm-3左右的p型。
在硅衬底301上边，形成厚度0.5到10nm的底层绝缘膜(隧道绝缘膜)302。该底层绝缘膜302可以使用硅氧化膜或硅氮氧化膜。在底层绝缘膜302上边，形成1nm以上4nm以下的厚度的TCS-SiN膜306。在TCS-SiN膜306上边形成厚度2nm以上20nm以下的DCS-SiN膜303。借助于这些TCS-SiN膜306和DCS-SiN膜303的叠层构造，构成电荷储存膜。307表示TCS-SiN膜306和DCS-SiN膜303的界面区域。在电荷储存膜上边，形成厚度5nm以上30nm以下的块绝缘膜(顶层绝缘膜)304。该块绝缘膜304可以使用硅氧化膜或硅氮氧化膜。用上述底层绝缘膜302、电荷储存膜和块绝缘膜304，构成ONO叠层膜。
在块绝缘膜304上边形成厚度10到500nm的栅极电极(控制电极)305。该栅极电极305可以使用杂质(砷、磷或硼)的浓度为1×1019cm-3到1×1021cm-3左右的多晶硅膜。另外，若把多晶硅膜中的杂质浓度作成为1×1019cm-3以上。由于加在ONO叠层膜上的电场会因栅极电极305的耗尽化而减小，故可以防止擦除时间的增大。
在栅极电极305上边，以10到500nm的厚度形成由WSi(钨硅化物)、NiSi(镍硅化物)、MoSi(钼硅化物)、TiSi(钛硅化物)、CoSi(钴硅化物)、W或Al构成的金属性导电膜310。金属性导电膜310将成为把多个栅极电极连接起来的栅极布线。
在金属性导电膜310上边，以5到500nm的厚度形成由硅氮化膜或硅氧化膜构成的上层绝缘膜309。在栅极电极305的侧壁上边，以2到200nm的厚度形成由硅氮化膜或硅氧化膜构成的侧壁绝缘膜308。用该侧壁绝缘膜308和绝缘膜309保持栅极电极305和源/漏极区域、接触(未画出来)以及上部布线层(未画出来)之间的电绝缘性。
在形成了侧壁绝缘膜308后，采用向硅衬底301内离子注入n型杂质的办法，形成源极区域311和漏极区域312。这时，可借助于侧壁绝缘膜308，减小栅极电极305端部的离子注入损伤。
另外，由于防止起因于写入/擦除时所施加的电压的不均一的阈值电压的分散，理想的是在从硅衬底301和源极区域311之间的边界到硅衬底301与漏极区域312之间的边界为止的区域中，构成ONO膜的各个膜302、306、303和304的厚度分别是均一的。
倘采用上边所说的构成，则可以构成借助于储存在电荷储存膜内的电荷来存储信息的MONOS型EEPROM存储单元。另外，栅极长度为0.5微米以下0.01微米以上。此外，源极区域311和漏极区域312，使得杂质(磷、砷或锑)的表面浓度变成为1017cm-3到1021cm-3那样地，可用扩散或离子注入形成。此外，源极区域311和漏极区域312的深度为10到500nm左右。
以下，对ONO膜的构造和制造方法进行说明。
首先，在硅衬底301上边，以2到5nm的厚度形成硅氧化膜302。硅氧化膜302是MONOS元件中的隧道氧化膜，通过硅氧化膜302注入电子或空穴。
其次，不进行湿式的前处理，在硅氧化膜302上边，用LPCVD法，把TCS用做硅源，以1到4nm的厚度形成硅氮化膜(TCS-SiN膜)306。接着，用LPCVD法，把DCS用做硅源，以2到20nm的厚度形成硅氮化膜(DCS-SiN)303。DCS-SiN膜303，要在形成了TCS-SiN膜306后，不将衬底暴露于大气中地连续地形成。氮化反应物，由于可以在还原气氛中形成硅氮化膜306和303，故理想的是使用氨。TCS-SiN膜306的典型成膜条件为温度700到900℃、压力0.01到10Torr、TCS流量/氮化反应物流量比为0.01到1。DCS-SiN膜303的典型成膜条件为温度600到900℃、压力0.01到10Torr、DCS流量/氮化反应物流量比为0.01到1。
在成膜温度为700到900℃的情况下，在用TCS形成的硅氮化膜中，Si-H键的密度小于1×1020cm-3，N-H键的密度则将变成为7×1021cm-3左右。另一方面，在用硅烷或DCS形成的硅氮化膜中，Si-H键的密度大于3×1020cm-3，N-H键的密度则比7×1021cm-3小。这表明为了提高储存状态的保持特性，重要的是把Si-H键而不是把N-H键减少到比现有技术更少。此外，还表明SiN膜中的S-H键，可采用减少硅源气体中的H的比率的办法使之减少。
此外，含于TCS-SiN膜中的氢的浓度，比在用硅烷或DCS形成的硅氮化膜中含有的氢的浓度高。图21示出了在硅衬底上边，依次形成SiO2膜、TCS-SiN膜和DCS-SiN膜的样品的测定结果。横轴是深度，纵轴是氢浓度。由图21可知，含于TCS-SiN膜内的氢的浓度比5×1021cm-3高，含于DCS-SiN膜内的氢的浓度比5×1021cm-3低。
如上所述，在本实施形态中，下层一侧的TCS-SiN膜比起上层一侧的DCS-SiN膜来，Si-H键的密度低而且氢浓度高。因此，与在现有技术中所述的特开昭60-60770的构造完全不同。此外，在用二氯甲硅烷和氨气形成的SiN膜中，如果Si-H键增加则氢浓度也将增加，这一点虽然已由本发明人等确认(特愿2001-2975)，但是，本实施形态也和这样的构造基本上不同。此外，在本实施形态中，TCS-SiN膜的N/Si组成比比1.32大。另一方面，在用硅烷或二氯硅烷形成的SiN膜中，N/Si形成比比1.32小。因此，在用硅烷或二氯硅烷形成的硅氮化膜中，显然不能实现本实施形态的叠层构造。
图23示出了使用本实施形态的构造进行了10万次的用隧道电流进行的写入/擦除(W/E)之后的电荷保持特性。(b)是在形成了TCS-SiN膜之后，在形成DCS-SiN膜之前，使衬底暴露在含氧的气氛内106朗格缪尔(Langmuir)以上的情况。(a)是在TCS-SiN膜的形成后，在DCS-SiN膜形成前，不使衬底暴露在含氧的气氛内105朗格缪尔(Langmuir)以上而连续地形成TCS-SiN膜和DCS-SiN膜的情况。在这里，中性平带电压估计为-0.5V±0.2V。写入/擦除后的空穴和电子的保持特性，显然是连续成膜的一方良好。现有技术，虽然被认为是采用增加氧键的办法使电荷保持特性变成为良好，但是，从上边所说的结果可知，却是减少了氧键一方的电荷保持特性好。因此，理想的是连续地形成TCS-SiN膜和DCS-SiN膜。
此外，当TCS-SiN膜和DCS-SiN膜之间的界面附近的氧浓度变大时，包括界面在内的SiN膜全体的介电系数就将降低。为此，写入/擦除电压将增大。当写入/擦除电压增大时，10万次写入/擦除后的电荷保持特性的劣化就将变得显著起来。图22示出了在硅衬底上边依次形成TCS-SiN膜和DCS-SiN膜的样品的测定结果。横轴为深度，纵轴为氧浓度。由图22可知，在连续地形成TCS-SiN膜和DCS-SiN膜而不暴露于大气中的样品中，在TCS-SiN膜和DCS-SiN膜的界面处的氧浓度变成为比1×1022cm-3低。因此，理想的是把在TCS-SiN膜和DCS-SiN膜的界面处的氧浓度做成为比1×1022cm-3低。
此外，下层一侧的TCS-SiN膜，理想的是接近于化学计量比的、电荷俘获中心少的膜。另一方面，上层一侧的DCS-SiN膜，理想的是富硅的俘获中心多的膜。例如，在DCS以外，即便是使用六氯二硅烷(Si2Cl6)等，也可以得到电荷俘获中心多的SiN膜。作为氮化反应物只要是可以控制氧化还原反应的反应物即可，也可以使用NO或N2O等。
返回到图17的说明。在形成了DCS-SiN膜303后，不进行湿式的前处理，在DCS-SiN膜303上边形成厚度2到10nm的硅氧化膜(顶层绝缘膜)304。该硅氧化膜304，用来防止来自电极的电荷注入或从电荷储存膜向电极一侧进行的电荷的漏泄。接着，为了提高顶层氧化膜304的膜质，进行使之增加密度的退火。也可以在温度850℃下，进行由氧和氢进行的燃烧氧化。
其次，在硅氧化膜304上边进行栅极电极305的形成而不进行湿式的前处理。栅极电极，例如，用LPCVD法，使用硅烷，在成膜温度600℃下，形成200nm左右的厚度。然后，经由杂质的离子注入工序、激活化工序等，就可以得到图17的MONOS构造。
在如上所述得到的MONOS元件中，进行由隧道电流进行的来自衬底的电子注入，研究储存电荷的重心。图25是本实施形态的情况，图26是用DCS-SiN膜得到的单层膜的情况下的比较例。横轴是从电荷储存膜和底层绝缘膜之间的界面计算的电荷重心的深度，纵轴是储存电荷密度。测定温度为213K(-60℃)、253K(-20℃)和300K(27℃)。TCS-SiN膜的厚度为2±0.3nm。
由图26可知，在DCS-SiN单层膜中，随着使温度降低储存电荷的重心就逐渐接近衬底一侧。当随着温度降低电荷重心变得接近于衬底一侧时，如果是在低温下进行了写入后，在比写入温度更高的温度下进行保持，漏电流将因储存电荷向衬底一侧流动的隧道电流而增大。结果是作为元件特性的电荷保持特性的劣化就会变得显著起来。为此，在使用单层膜的元件中，就难于保证在低温下的动作。另一方面，如图25所示，在本实施形态的叠层构造中，电荷的深度不存在温度依赖性，一直到-60℃为止都保持同一深度。因此，采用使用本实施形态的叠层构造的办法，就可以防止在低温下的特性劣化。因此，就可以实现能够承受在冰点下，例如在-20℃下使用的元件。
此外，对图25和图26进行比较可知，本实施形态这一方，储存电荷的重心变深。在储存电荷密度为1uC/cm2以下的情况下，TCS-SiN膜和DCS-SiN膜的界面的位置，大体上与重心位置对应。因此，即便是不向界面上添加氧，也可以把电子俘获到比现有技术还深的位置上，借助于此，就可以减少储存电荷向衬底一侧流动的隧道电流引起的漏电流。
另外，由详细的研究可知，TCS-SiN膜和DCS-SiN膜的界面深度比图26的重心位置更深，在1nm以上4nm以下是最合适的。此外，如果界面比4nm更深，由于借助于隧道注入而注入进来的电子几乎全都被TCS-SiN膜俘获，故也可以判明未能得到加深俘获中心位置的效果。
另外，在这里，虽然示出的是可以采用使用本实施形态的叠层膜构造的办法，加深由隧道注入形成的电荷重心的情况，但是即便是在借助于热电子注入向SiN膜中注入载流子的情况，由于注入载流子的能量大，故载流子达到界面的概率增加，仍可以得到同样的效果。
图24示出了在施加上从1到5MV/cm的弱的误写入应力的情况下的平带电压。横轴是写入平带电压变成为2V的编程电压值，纵轴是误写入应力后的平带电压。结果变成为误写入平带电压低的一方，有对误写入应力的耐性。另外，本特性是施加上10万次的写入/擦除应力后的特性。
在本实施形态的叠层构造中，在隧道界面附近形成有电子俘获中心比DCS-SiN膜少的TCS-SiN膜。为此，由图24可知，在本实施形态中，可以把施加上弱的电场应力的情况下的载流子注入量减少到比TCS-SiN单层膜和DCS-SiN单层膜的情况下更少。对这样的叠层构造的误写入应力的耐性，是本发明人等发现的，现有技术未曾报告过。
从上边所说的结果可知，对于读出时必然要加上误写入应力的构造，就是说对于在读出时在控制电极上施加有比写入阈值电压的上限还高的电压的元件来说，本实施形态的叠层构造是有效的。采用使用本实施形态的叠层构造的办法，就可以抑制由误写入应力产生的阈值电压的变化，可以防止读出时数据的破坏。
作为这样的构造的例子，可以举出在特开平11-224908号公报中所示出的那样的、把多个存储单元的电流端子串联连接起来的NAND型的元件(参看图27)。此外，还可以举出在美国专利6215148中所述的那样的、在电荷储存膜的源极附近的区域和电荷储存膜的漏极附近的区域中，具有彼此独立地储存电荷的构造的元件。
图18的剖面图示出了本实施形态的MONOS元件的第1变形例。另外，对于那些与图17所示的构成要素对应的构成要素赋予同一参照标号。
本变形例，在栅极电极305和金属性导电膜310之间设置导电体膜322，在侧壁绝缘膜308的侧面上边设置绝缘膜321。倘采用这样的构造，则可以在与从源极区域311向漏极区域312前进的同一方向上形成已连接到栅极电极305上的控制线。借助于这样的构造，也可以形成AND构造或虚拟接地阵列(Virtual Ground Array)构造。另外，导电体膜322是10到500nm厚度的多晶硅膜，添加有1×1019cm-3到1×1021cm-3的杂质(砷、磷或硼)，绝缘膜321可以使用硅氧化膜或硅氮化膜。该绝缘膜321，可在源极区域311和漏极区域312形成后，在相邻的栅极电极间埋入形成。
图19的剖面图示出了本实施形态的MONOS元件的变形例2。另外，对于那些与图17所示的构成要素对应的构成要素赋予同一参照标号。
在本变形例中，在与从源极区域311向漏极区域312前进的同一方向上形成由金属性导电膜310构成的控制线。此外，在本变形例中，在源极区域311和漏极区域312上边自对准地形成有由硅氧化膜构成的元件隔离绝缘膜323。以下，详细地对本变形例进行说明。
在硅衬底301上边，形成厚度0.5到10nm的底层绝缘膜(隧道绝缘膜)302。该底层绝缘膜302例如为条带状，在其两侧形成由硅氧化膜构成的元件隔离膜323(厚度0.05到0.5微米)，在底层绝缘膜302和元件隔离绝缘膜323上边形成厚度1nm以上4nm以下的TCS-SiN膜306。在TCS-SiN膜306上边形成厚度2nm以上20nm以下的DCS-SiN膜303。
这样的构造可如下所述地得到。首先，在硅衬底301上边形成底层绝缘膜302。接着，向整个面上淀积TCS-SiN膜306和DCS-SiN膜303，并使它们图形化。然后，采用在氧化气氛中使硅衬底301氧化的办法，形成元件隔离绝缘膜323。
在元件隔离绝缘膜323的下方，设置深度10到500nm的源极区域311和漏极区域312。源极区域311和漏极区域312用扩散或离子注入形成，杂质(磷、砷或锑)的表面浓度为1017cm-3到1021cm-3左右。源极区域311和漏极区域312，可以采用把已图形化的电荷储存层303和306用做掩模的办法，相对元件隔离绝缘膜313自对准地形成。
在上边所说的构造上边，形成厚度5nm以上30nm以下的块绝缘膜304。块绝缘膜304可以使用硅氧化膜或硅氮氧化膜。在块绝缘膜304上边，以10到500nm的厚度形成由多晶硅膜构成的栅极电极305。在多晶硅膜中，含有1×1019cm-3到1×1021cm-3的杂质(砷、磷或硼)。从防止硅氧化膜中的硼的异常扩散和使p型MOS晶体管的阈值电压稳定化的观点考虑，硼浓度理想的是作成为1×1020cm-3以下。此外，如果把多晶硅膜中的杂质浓度作成为1×1019cm-3以上，由于会减小归因于栅极电极305的耗尽化而加到ONO叠层膜上的电场，故可以防止擦除时间的增大。
块绝缘膜304也可以使用TEOS或HTO等的淀积硅氧化膜。或者，也可以使用采用使SiN膜303氧化的办法得到的硅氧化膜或硅氮氧化膜。
在栅极电极305上边，以10到500nm的厚度形成金属性导电膜310。金属性导电膜310，将成为连接多个栅极电极的栅极布线。在金属性导电膜310上边，以5到500nm的厚度形成由硅氮化膜或硅氧化膜构成的绝缘膜309。
另外，在本变形例中，为了防止在写入/擦除时要施加的电场的不均一所引起的阈值电压的分散，理想的也是在从硅衬底301和源极区域311之间的边界到硅衬底301和漏极区域312之间的边界为止的区域中，使构成ONO膜的各膜302、306、303和304的厚度分别是均一的。
若用本变形例，除去用图17所示的MONOS型元件可得到的效果外，还可以得到如下的效果。
在与从源极区域311向漏极区域312前进的同一方向上形成已连接到栅极电极305上的控制线。为此，对于实现例如AND构造或虚拟接地阵列(Virtual Ground Array)构造是合适的。此外，对于元件隔离绝缘膜323，可以自对准地形成源极区域311、漏极区域312、电荷储存膜303和306。因此，无须确保这些层间的对准裕度，因而，可以实现高密度的存储单元。
图20的剖面图示出了本实施形态的MONOS元件的变形例3。另外，对于那些与图17所示的构成要素对应的构成要素赋予同一参照标号。
本变形例虽然基本上与变形例2是同样的，但是在未形成元件隔离绝缘膜这一点上与变形例2不同。
本变形例的存储单元可以如下那样地形成。首先，在硅衬底301的表面区域上，用离子注入形成源极区域311和漏极区域312。接着，在硅衬底301上边形成底层绝缘膜302、电荷储存膜306和303、块绝缘膜304。然后，向整个面上淀积用来形成栅极电极305的多晶硅膜和金属性导电膜310。然后，使上边所说的各膜图形化。至于各膜的膜厚，可以与变形例2同样。
若采用本变形例，除去用图17所示的MONOS型元件可得到的效果外，还可以得到如下的效果。
在与从源极区域311向漏极区域312前进的同一方向上形成已连接到栅极电极305上的控制线。为此，对于实现把相邻的存储单元的源极区域和漏极区域并联连接起来的构造，例如AND构造或虚拟接地阵列(Virtual Ground Array)构造是合适的。此外，底层绝缘膜302、电荷储存膜306和303、块绝缘膜304的厚度，由于在元件隔离绝缘膜的端部不会变化，故可以用均一的厚度实现存储单元。因此，可以减小写入/擦除时的阈值电压的分布。
如上所述，倘采用本变形例，归因于下层一侧的TCS-SiN膜和上层一侧的DCS-SiN膜的叠层构造，故可以得到电荷保持特性优良的半导体器件。
实施形态6本实施形态是对在实施形态5中说明的各个构造导入了重氢(D)的实施形态。采用导入重氢的办法，就可以实现劣化非常少的元件。
对于在实施形态5中说明的例如图17的MONOS元件，用1％到100％重氢气体进行退火。退火条件定为常压、850℃以上1000℃以下、1分钟到2个小时。在要成为界面和电荷储存膜的SiN膜中的重氢的比率，借助于用SIMS进行分析，被确认为对于全部的氢为1％以上。
用图28和图29对已进行了重氢退火的MONOS元件的电学特性的评价结果进行说明。图28和图29是电容器(面积0.01mm2)的评价结果，是在10万次写入/擦除后测定的评价结果。图28是电荷保持特性，图29是误写入特性。此外，在图28和图29中，示出了3种样品(未退火、氮气退火、重氢退火)的评价结果。
图28是减少率的测定结果。在使得平带电压的变化变成为3V那样地进行了写入的状态下，测定电荷保持特性。由图28可知，可采用进行重氢退火的办法改善减少率。
图29示出了误写入特性。误写入特性采用使得平带电压变成为-1V那样地进行擦除，测定施加上5V的电压300秒后的平带电压的办法进行评价。在NAND构造的元件中，例如，16个单元已串联地连接起来，读出某一单元时，给剩下的单元也会加上读出电压。在擦除状态中，当加上5V的电压300秒时，就可进行写入，使平带电压上升(误写入)，虽然上升得很少。如图29所示，误写入特性借助于重氢退火可大为改善。
根据上边所说的2个特性值，求在10年后读出应力施加后的存储器窗口。特性最为优良的是电荷保持特性和误写入特性这两者都得到改善的重氢退火的样品。在重氢退火样品的情况下，10万次的写入/擦除所产生的劣化少。
在因写入/擦除产生的应力的情况下，可以认为在界面和膜中已形成了缺陷。这些缺陷，归因于增加储存电荷向衬底一侧进行的漏泄而使电荷保持特性劣化，归因于增大从衬底向氮化膜中进行的漏泄而使误写入特性劣化。作为使这些特性劣化的缺陷之一，可以认为是Si-H键(在这里，为方便起见，把硅与轻氢之间的键表示为Si-H键)。在Si-H键的情况下，轻氢原子归因于写入/擦除产生的电场应力而偏移，因而将形成硅的悬空键。硅的悬空键被认为起着俘获电子和空穴的位点的作用。在已进行了重氢退火的情况下，缺陷已被重氢置换，已形成了Si-D键。因此，键不容易被切断，由写入/擦除引起的缺陷的产生少。为此，被认为特性的劣化少。此外，在TCS-SiN膜的情况下，由于几乎没有Si-H键，采用用N-D键置换N-H键的办法，也可以使得键难于切断。本专利发明人等首先发现不论哪种情况，采用使得在使用叠层有SiN的电荷储存膜或TCS-SiN膜的电荷储存膜中含有重氢的办法，都可以改善电荷储存膜的特性。
重氢的导入方法并不限定于退火法。例如，在形成硅氮化膜时，也可以作成为使用含有重氢的硅源或含有重氢的氮化反应物。此外，在形成将成为电极的多晶硅膜时，也可以作成为使用含有重氢的硅源。再有，即便是低温退火，只要提高压力，也可以导入重氢。不论用哪一种方法，都可以得到导入重氢的效果。
另外，在上边所说的例子中，虽然作成为TCS-SiN膜和DCS-SiN膜的叠层构造，但是也可以采用含有重氢的硅氮化膜的单层构造。以下，对该例子进行说明。
作为含有重氢的硅氮化膜的形成方法，粗分起来可以举出2种方法。第1，是使用含有重氢的硅源(用重氢置换了轻氢的硅源)，和含有重氢的氮源(用重氢置换了轻氢的氮源)的方法。第2，是使用不含有氢(轻氢和重氢)的硅源，和含有重氢的氮源的方法。另外，在上述含有重氢的氮源中，可以举出ND3(用重氢置换了轻氢的氨)或N2D4(用重氢置换了轻氢的联氨)。
若使用第1方法，由于含有重氢的硅源的价格非常昂贵，故在量产中使用是困难的，相对于此，若使用第2方法，作为不含有氢的硅源，可以使用廉价的TCS或六氯二硅烷(HCDSi2Cl6)等。因此，在考虑量产的情况下，理想的是使用第2方法。
若使用不含有氢的硅源，在硅氮化膜中含有的重氢的量仅仅依赖于ND3等的纯度。因此，可以容易地使重氢数对在硅氮化膜中含有的氢总数的比率作成为90％以上。实际上使用HCD和ND3形成硅氮化膜的结果，可以得到含有1×1021cm-3以上的重氢，重氢对全部氢的比率为99％以上的硅氮化膜。另外，在作为硅源使用TCS或HCD，作为氮源使用ND3的情况下，硅氮化膜中的氯浓度将变得比1×1019cm-3更高。
如上所述，倘采用本实施形态，归因于在硅氮化膜中含有重氢，故可以减少硅氮化膜的缺陷，因而可以得到电荷保持特性优良的半导体器件。
另外，使用含有重氢的硅氮化膜的器件构造，在上边所说的实施形态1到5和后述的实施形态7中也可以应用。就是说，在各个实施形态中，可以使用在下层一侧和上层一侧的硅氮化膜在两方中都含有重氢的硅氮化膜。或者，也可以采用含有重氢的硅氮化膜的单层构造来取代下层一侧硅氮化膜和上层一侧硅氮化膜的叠层构造。
例如，在实施形态1到3中，采用使用上边所说的那样的构造的办法，使含有重氢的硅氮化膜起着轻氢的势垒的作用。此外，从硅氮化膜中释放出来的氢的几乎全部都变成为重氢。因此，可以提高栅极绝缘膜的特性和可靠性。
实施形态7图30的剖面图示出了本发明的实施形态7的半导体器件的构造。本实施形态作为MISFET的侧壁绝缘膜使用硅氮化膜的叠层构造。
首先，准备具有硼浓度为1015cm-3的p型层的硅衬底341。也可以向p型层内离子注入硼或铟，使p型层的浓度最佳化。离子注入的能量，例如定为100到1000eV。也可以借助于该离子注入，使p型层(p型阱)的浓度变成为1015cm-3到1019cm-3。然后，形成沟槽型的元件隔离区域(未画出来)。
其次，使硅衬底341的表面氧化或氮化1到100nm左右，形成栅极绝缘膜354。其次，淀积10到200nm的将成为栅极电极的多晶硅膜345。然后，向多晶硅膜345中离子注入磷、砷或硼，使多晶硅膜345低电阻化。为了实现栅极电极的低电阻化，也可以向多晶硅膜345上边淀积10到200nm左右的WSi膜、CoSi膜或W膜。然后，借助于光刻和反应性离子刻蚀加工多晶硅膜345，形成栅极电极。
其次，采用使栅极电极345的侧壁氧化或氮氧化的办法，形成1到30nm的侧壁硅绝缘膜348。这时，硅衬底341的一部分也被氧化，形成硅氧化膜342。
其次，为了形成浅的源极扩散层351和漏极扩散层352，使得表面浓度变成为1017cm-3到1021cm-3那样地，离子注入杂质(磷、砷或锑)。离子注入的深度为10到500(nm)左右。
其次，在硅氧化膜342上边，用LPCVD法，以1nm以上4nm以下的厚度，形成TCS-SiN膜346。接着，以2nm到20nm的厚度形成DCS-SiN膜343。这些SiN氮化膜343和346，用来使得在形成深的源极扩散层351a和漏极扩散层352a时产生的点缺陷的影响或杂质扩散的影响达不到栅极电极345下方。347是TCS-SiN膜346和DCS-SiN膜343的界面区域。另外，DCS-SiN膜343要在形成了TCS-SiN膜346之后，不使衬底暴露于大气中连续地形成。
另外，下层一侧的TCS-SiN膜346，理想的是接近于化学计量比的、电荷俘获中心少的膜。上层一侧的DCS-SiN膜343理想的是电荷俘获中心多的、富硅的膜。此外，TCS-SiN膜346和上层一侧的DCS-SiN膜343的形成条件，与已经说明过的形成条件等是同样的。
接着，用TEOS或HTO淀积厚度10到200nm的硅氧化膜358。然后，各向异性刻蚀硅氧化膜358，在与栅极电极345的侧壁对应的部分上剩下硅氧化膜358。再以硅氧化膜358为掩模，对硅氮化膜346和343进行刻蚀。
其次，作为n型杂质例如离子注入砷或磷，形成深的源极扩散层351a和漏极扩散层352a。离子注入的条件定为加速电压1到100keV、剂量1013到1016cm-2。
其次，向整个面上淀积厚度0.01到0.3微米的由Ni、Co或Ti构成的金属膜。接着，进行600度以上的热处理，使金属膜和硅进行反应，借助于该热处理，在源极扩散层351a和漏极扩散层352a上边形成金属硅化物膜350a，在多晶硅膜345上边形成金属硅化物膜350b。然后除去未与硅反应而剩下的金属膜。
之后的工序未画出来，是淀积20到1000nm的由硅氧化膜、PSG或BPSG构成的层间绝缘膜。接着，借助于光刻和反应性离子刻蚀，形成布线沟和接触孔。然后，淀积硅化物膜(TiSi膜、WSi膜等)或金属膜(Al膜、W膜等)，形成布线。
如上所述，在本实施形态中，作为MISFET的侧壁绝缘膜使用TCS-SiN膜346和DCS-SiN膜343的叠层构造。以下，对把图30所示的MISFET用做逻辑电路元件的情况下的效果进行说明。
图31是把p型MISFET362连接到图30所示的n型MISFET361上形成CMOS反相器的电路图。
在反相器的输入Vin从VDD变化到地GND的情况下，把±VDD的电压应力施加到n型MISFET361的漏极和栅极间。例如，漏极352为GND，栅极345为VDD的情况下，形成把绝缘膜342当作隧道绝缘膜，把SiN膜343和346当作电荷储存膜，把侧壁绝缘膜348当作块绝缘膜的MONOS构造，并施加从漏极352向电荷储存膜注入电子的电场。反之，在漏极352为VDD，栅极345为GND的情况下，形成把侧壁绝缘膜348当作隧道绝缘膜，把SiN膜343和346当作电荷储存膜，把绝缘膜342当作块绝缘膜的MONOS构造，并施加从栅极345向电荷储存膜注入电子的电场。
当使图31的反相器动作时，将给图30的SiN膜343和346，特别是将给栅极绝缘膜354的极其附近的SiN膜343和346施加符号不同的电场。为此，将产生SiN膜343和346的劣化。但是，若用实施形态的构造，归因于使用SiN膜343和346的叠层构造，就如已经说明的那样，就可以抑制向SiN膜进行的电子注入。因此，可以防止因向SiN膜的电子储存导致的源极/漏极区域的电阻上升、阈值电压的时间性变化这样的问题。当然，可以得到在先前的实施形态中说明的那样的效果，这是不言而喻的。
另外，上边所说的各个实施形态可以有种种的变形。例如，元件隔离绝缘膜或绝缘膜的形成方法，除去使硅衬底变换成硅氧化膜和硅氮化膜的方法之外，也可以使用向已淀积的硅膜注入氧离子的方法，或使已淀积的硅膜进行氧化的方法。
此外，半导体衬底也可以不使用p型硅衬底而代之以使用n型硅衬底。此外，作为半导体衬底也可以使用SOI衬底。再有，作为半导体衬底也可以使用SiGe衬底、SiGeC衬底等含硅的单晶半导体衬底。此外，也可以不形成n型元件而代之以形成p型元件。在该情况下，p型杂质可以使用铟或硼。
此外，在栅极电极中使用的半导体，除去Si之外，也可以使用SiGe、SiGeC。此外，栅极电极也可以使用W、Ta、Ti、Hf、Co、Pt、Pd或Ni等的金属，或这些金属的硅化物。此外，也可以使用上述材料的叠层膜。Si、SiGe或SiGeC既可以是多晶也可以是非晶，还可以是它们的叠层构造。采用使用含有Si的半导体的办法，就可以形成p型的栅极电极，就可以防止来自栅极电极的电子注入。此外，电荷储存层也可以配置成点状。
实施形态8图32的剖面图示出了本发明的实施形态8的半导体器件(非易失性存储器)的构造。
在硅衬底401上边，依次形成隧道绝缘膜402、将成为电荷储存膜的浮置栅极电极403、中间绝缘膜404、控制栅极电极405。此外，在硅衬底401上边和栅极构造的周围，形成侧壁氧化膜406。然后，夹持着栅极构造形成源极区域407和漏极区域408。在图32所示的例子中，隧道绝缘膜402虽然仅仅在浮置栅极电极403的正下边存在，但是，也可以一直延伸到浮置栅极电极403的外侧。
隧道绝缘膜402，用硅氮化膜形成，在硅氮化膜中含有结合到氨上的氢。该氢的主成分是重氢(D)。此外，隧道绝缘膜402的物理膜厚为9nm(换算成硅氧化膜后的膜厚为5.5nm)。
将使用已结合到氮上的氢的90％为重氢的存储元件，10万次写入/擦除后的器件可靠性与现有技术(已结合到氮上的氢实质上全部是轻氢的存储元件)进行比较，在动作时，设施加到隧道绝缘膜上的电压为7.9V。在本实施形态中，与现有技术进行比较，在写入/擦除时在隧道绝缘膜内产生的被叫做SILC(应力诱生漏电流)的低电场漏电流降低了2个数量级左右。此外，存储元件的误动作发生率可降到1/10以下，把数据保持时间提高了2个数量级左右。
上边所说的效果，可以解释为是由于氮和重氢之间的键(N-D键)所具有的被叫做弯曲模的固有振动波数，接近于硅和氮之间的键(Si-N键)所具有的被叫做拉伸模的固有振动波数引起的。就是说，在写入/擦除动作时高能电子在隧道绝缘膜中通过时，所给予N-D键的能量，借助于共振现象而被迅速地分配给周围的Si-N键。为此，N-D键就不会被切断。因此，可以解释为漏电流发生得到抑制而不会在隧道绝缘膜中产生原子级的构造缺陷。
N-D键的弯曲模固有振动波数，若根据N-H键(在这里，为方便起见，把氮与轻氢之间的键表示为N-H键)的弯曲模固有振动波数(1190cm-1)进行估算，则将变成为1190×2=840cm-1.]]>另一方面，对Si-N键的拉伸模固有振动波数进行实测，在用LPCVD法淀积的硅氮化膜中，为830±100cm-1，在氨气气氛中使硅衬底热氮化形成的硅氮化膜中，则为850+90cm-1，在氨气气氛中使硅氧化膜热氮化形成的硅氮化膜中，则为880±40cm-1。这些结果，支持上边所说的共振现象模式。
另外，上边所说的效果，在把隧道氮化膜中的N-H键的个数设为[N-H]，把N-D键的个数设为[N-D]时，在([N-D]/([N-H]+[N-D]))比0.5大的情况下就会显著地表现出来，要想得到充分的效果，理想的是使上述比率大于0.9。此外，在隧道氮化膜中也可以含有氧。设隧道氮化膜中的氮浓度为[N]，氧浓度为[O]，则上述效果在([N]/([N]+[O]))大于0.5的情况下就会显著地表现出来。要想得到充分的效果，理想的是使上述比率大于0.9。
另外，本实施形态的硅氮化膜，可以使用TCS以及用重氢(D)置换了轻氢的氨气(ND3)用做源气体通过LPCVD法形成。借助于该方法，就可以得到([N-D]/([N-H]+[N-D]))＞0.9且([N]/([N]+[O]))＞0.9的硅氮化膜。
此外，也可以使用DCS而不使用TCS。在该情况下，可以得到[N-D]/([N-H]+[N-D])＝0.8到0.9，[N]/([N]+[O])＝0.9的硅氮化膜。此外，也可以使用用重氢(D)置换了轻氢的硅烷(SiD4)和氮气(N2)用做源气体的等离子体CVD法。在该情况下，可以得到([N-D]/([N-H]+[N-D]))＞0.9且([N]/([N]+[O]))＝0.8～0.9的硅氮化膜。此外，也可以使这些硅氮化膜氧化。在该情况下，膜中的氧浓度虽然会增加，但是膜中的氢的总量却可以减少，所以可以提高器件的可靠性。
另外，硅氮化膜中是[N-H]或[N-D]，可以用透过式的傅立叶变换型红外吸收法(FT-IR法)计算。例如，[N-H]可根据振动波数3340cm-1附近的拉伸模的振动峰值，[N-D]则可以根据振动波数2370cm-1附近的拉伸模的振动峰值进行计算。
如上所述，倘采用本实施形态，则可以大幅度地减少在写入/擦除时产生的隧道绝缘膜的漏电流，可以提高非易失性存储器元件的电荷保持特性。
实施形态9图33的剖面图示出了本发明的实施形态9的半导体器件(非易失性存储器)的构成。在硅衬底421上边，依次形成隧道绝缘膜(底层绝缘膜)422、将成为电荷储存膜的硅氮化膜423、顶层绝缘膜424和控制栅极电极425。此外，在硅衬底421上边和栅极构造的周围，形成侧壁氧化膜426。然后，夹持着栅极构造形成源极区域427和漏极区域428。就是说，本实施形态是关于具有MONOS构造的非易失性存储器的实施形态。另外，在图33所示的例子中，隧道绝缘膜422虽然仅仅在控制栅极电极425的正下边存在，但是，也可以一直延伸到控制栅极电极425的外侧。
隧道绝缘膜422用硅氮化膜形成，在硅氮化膜中含有已结合到氮上的氢。该氢的主成分是重氢(D)。另外，隧道绝缘膜422(硅氮化膜)的基本构成和制造方法等与实施形态8是同样的。
在本实施形态中，也可以通过在硅氮化膜中含有重氢，从而与实施例8同样，提高非易失性存储器元件的电荷保持特性。
以上，虽然说明的是本发明的实施形态，但是本发明并不限定于上述实施形态，在不脱离其宗旨的范围内可以进行种种变形后实施。此外，在上述实施形态中含有各种阶段的发明，采用使所公开的构成要件进行适宜组合的办法，可以抽出各种发明。例如，即便是从所公开的构成要件中削除若干个构成要件，只要是可以得到预定的效果，都可以作为发明抽出。
权利要求
1.一种半导体器件，具备半导体衬底；栅极电极；在上述半导体衬底和上述栅极电极之间形成的第1绝缘膜；包括沿着上述栅极电极的上表面或侧面形成的含有氮、硅和氢的下层一侧硅氮化膜，和在下层一侧硅氮化膜上边形成的含有氮、硅和氢的上层一侧硅氮化膜的第2绝缘膜，上述下层一侧硅氮化膜中氮(N)和硅(Si)的组成比N/Si比上述上层一侧硅氮化膜中氮(N)和硅(Si)的组成比N/Si高。
2.一种半导体器件，具备半导体衬底；栅极电极；在上述半导体衬底和上述栅极电极之间形成的第1绝缘膜；包括与上述栅极电极邻近形成的含有氮、硅和氢的下层一侧硅氮化膜，和在下层一侧硅氮化膜上边形成的含有氮、硅和氢的上层一侧硅氮化膜的第2绝缘膜，上述下层一侧硅氮化膜中含有的氢的浓度比上述上层一侧硅氮化膜中含有的氢的浓度高。
3.根据权利要求1所述的半导体器件，其特征在于上述下层一侧硅氮化膜中含有的氢的浓度比上述上层一侧硅氮化膜中含有的氢的浓度高。
4.根据权利要求1到3中任何一项权利要求所述的半导体器件，其特征在于在上述氢中含有氢的同位素。
5.根据权利要求1所述的半导体器件，其特征在于上述下层一侧硅氮化膜的组成比N/Si比1.32高，上述上层一侧硅氮化膜的组成比N/Si比1.32低。
6.根据权利要求2或3所述的半导体器件，其特征在于在上述下层一侧硅氮化膜中所含有的氢的浓度比5×1021/cm3高，在上述上层一侧硅氮化膜中所含有的氢的浓度比5×1021/cm3低。
7.根据权利要求1或2所述的半导体器件，其特征在于上述下层一侧硅氮化膜的密度比2.68g/cm3低，上述上层一侧硅氮化膜的密度比2.68g/cm3高。
8.根据权利要求1或2所述的半导体器件，其特征在于上述下层一侧硅氮化膜和上述上层一侧硅氮化膜之间的界面处的氧浓度比1×1022/cm3低。
9.根据权利要求1或2所述的半导体器件，其特征在于上述下层一侧硅氮化膜中的Si-H键的密度比1×1020/cm3低，上述上层一侧硅氮化膜中的Si-H键的密度比1×1020/cm3高。
10.根据权利要求1或2所述的半导体器件，其特征在于上述栅极电极含有硼浓度的含量比1×1019/cm3高比1×1021/cm3低的硅膜或硅锗膜。
11.根据权利要求1或2所述的半导体器件，其特征在于上述半导体衬底包括源极区域、漏极区域和被上述源极区域和漏极区域夹持着的沟道区域。
12.根据权利要求11所述的半导体器件，其特征在于还具备其它栅极电极和在上述栅极电极和上述其它栅极电极之间形成的中间绝缘膜。
13.根据权利要求11所述的半导体器件，其特征在于还具备在上述栅极电极的侧面上边形成的第3绝缘膜和在上述漏极区域上边形成的第4绝缘膜，上述第2绝缘膜在上述第3和第4绝缘膜上边形成。
14.根据权利要求11所述的半导体器件，其特征在于上述下层一侧硅氮化膜的厚度在1nm以上4nm以下。
15.根据权利要求11所述的半导体器件，其特征在于上述下层一侧硅氮化膜的厚度在上述上层一侧硅氮化膜的厚度以下。
16.一种具备串联连接的多个存储单元的半导体器件，其中，上述存储单元具备含有源极区域、漏极区域和被上述源极区域和上述漏极区域挟持着的沟道区域的半导体衬底；在上述半导体衬底上边形成的第1绝缘膜；在上述第1绝缘膜上边形成且储存通过上述第1绝缘膜从上述半导体衬底注入进来的电荷的第2绝缘膜，具有厚度为1nm以上4nm以下的下层一侧硅氮化膜和在下层一侧硅氮化膜上边形成的上层一侧硅氮化膜；在上述第2绝缘膜上边形成的第3绝缘膜；在上述第3绝缘膜上边形成的控制栅极电极。
17.一种半导体器件，具备含有源极区域、漏极区域和被上述源极区域和上述漏极区域挟持着的沟道区域的半导体衬底；在上述半导体衬底上边形成的第1绝缘膜；在上述第1绝缘膜上边形成且储存通过上述第1绝缘膜从上述半导体衬底注入进来的电荷的第2绝缘膜，具有厚度为1nm以上4nm以下的下层一侧硅氮化膜和在下层一侧硅氮化膜上边形成的上层一侧硅氮化膜；在上述第2绝缘膜上边形成的第3绝缘膜；在上述第3绝缘膜上边形成的控制栅极电极，上述第2绝缘膜具有上述源极区域附近的第1区域和上述漏极区域附近的第2区域，在上述第1区域和第2区域内彼此独立地储存电荷。
18.根据权利要求16或17所述的半导体器件，其特征在于在上述控制栅极电极中，在读出时施加上比写入时的阈值电压上限还高的电压。
19.根据权利要求16或17所述的半导体器件，其特征在于在上述下层一侧硅氮化膜和上述上层一侧硅氮化膜的界面处的氧浓度比1×1022/cm3低。
20.根据权利要求16或17所述的半导体器件，其特征在于在上述下层一侧硅氮化膜和上层一侧硅氮化膜中含有的重氢数对全部氢的总数的比率在0.01以上。
21.一种具备在半导体衬底上边形成第1绝缘膜的工序和在含有上述第1绝缘膜的区域上边形成第2绝缘膜的工序的半导体器件的制造方法，其中，形成上述第2绝缘膜的工序具备用含有四氯硅烷的第1硅源和第1氮源形成第1硅氮化膜的工序；在上述第1硅氮化膜上边，使用四氯硅烷以外的第2硅源和第2氮源形成第2硅氮化膜的工序。
22.根据权利要求21所述的半导体器件的制造方法，其特征在于上述第2硅源包括二氯硅烷。
23.根据权利要求21所述的半导体器件的制造方法，其特征在于上述第1氮源和第2氮源是氨气。
24.根据权利要求21所述的半导体器件的制造方法，其特征在于从形成上述第1硅氮化膜的工序之后到形成上述第2硅氮化膜的工序之前，不把上述第1硅氮化膜暴露在大气中。
25.根据权利要求21所述的半导体器件的制造方法，其特征在于还具备在上述第1绝缘膜上边或上方形成电极的工序，上述第2绝缘膜在含有上述第1绝缘膜和上述电极的区域上边形成。
26.根据权利要求21所述的半导体器件的制造方法，其特征在于，还具备在上述第2绝缘膜上边形成第3绝缘膜的工序；在上述第3绝缘膜上边形成电极的工序。
27.一种半导体器件，具备半导体衬底；栅极电极；在上述半导体衬底和上述栅极电极之间形成的第1绝缘膜；包括与上述栅极电极邻接形成的含有氮、硅和氢的硅氮化膜的第2绝缘膜，上述硅氮化膜中含有的重氢数对全部氢总数的比率在0.9以上。
28.根据权利要求27所述的半导体器件，其特征在于上述半导体衬底包括源极区域、漏极区域和被上述源极区域和上述漏极区域夹持着的沟道区域。
29.根据权利要求27所述的半导体器件，其特征在于上述第2绝缘膜沿着上述栅极电极的上表面或侧面形成。
30.根据权利要求27所述的半导体器件，其特征在于上述第2绝缘膜在上述栅极电极和上述第1绝缘膜之间形成。
31.一种半导体器件的制造方法，具备在半导体衬底上边形成第1绝缘膜的工序，在含有上述第1绝缘膜的区域上边形成第2绝缘膜的工序，形成上述第2绝缘膜的工序含有用硅源和含有重氢的氮源形成硅氮化膜的工序。
32.根据权利要求31所述的半导体器件的制造方法，其特征在于上述硅源不含有轻氢。
33.一种半导体器件，具备半导体衬底；控制栅极电极；在上述半导体衬底和上述控制栅极电极之间形成且含有硅、氮和已结合到氮上的重氢的硅氮化膜；在上述控制栅极电极和上述硅氮化膜之间形成且储存通过上述硅氮化膜从上述半导体衬底注入进来的电荷的电荷储存膜。
34.根据权利要求33所述的半导体器件，其特征在于上述硅氮化膜还含有结合到氮上的轻氢，在上述硅氮化膜中，结合到氮上的重氢数比结合到氮上的轻氢数多。
35.根据权利要求33所述的半导体器件，其特征在于上述硅氮化膜还含有氧。
36.根据权利要求33所述的半导体器件，其特征在于上述半导体衬底包括源极区域、漏极区域和被上述源极区域和上述漏极区域夹持着的沟道区域。
37.根据权利要求36所述的半导体器件，其特征在于还具备在上述控制栅极电极和构成浮置栅极电极的上述电荷储存膜之间形成的中间绝缘膜。
38.根据权利要求36所述的半导体器件，其特征在于上述电荷储存膜是绝缘膜。
全文摘要
采用改善硅氮化膜的构成或形成方法的办法，提供特性等优良的半导体器件。该半导体器件具备半导体衬底101；栅极电极104、105、106；在半导体衬底和栅极电极间形成的第1绝缘膜103；包括沿着栅极电极的上表面或侧面形成的包括氮、硅和氢的下层一侧硅氮化膜107，和在下层一侧硅氮化膜上边形成的含有氮、硅和氢的上层一侧硅氮化膜108的第2绝缘膜，其特征在于上述下层一侧的硅氮化膜中的氮(N)和硅(Si)之间的组成比N/Si，比在上述上层一侧的硅氮化膜中的氮(N)和硅(Si)之间的组成比N/Si更高。
文档编号H01L29/792GK1463045SQ0313813
公开日2003年12月24日 申请日期2003年5月28日 优先权日2002年5月29日
发明者田中正幸, 小泽良夫, 斋田繁彦, 合田晃, 野口充宏, 三谷祐一郎, 纲岛祥隆 申请人:株式会社东芝